一种半导体器件及形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。

背景技术

随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的性能还需要提高。

发明内容

有鉴于此，本发明实施例提供了一种半导体器件及形成方法，以提高半导体器件的性能。

本发明实施例提供一种半导体器件的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述半导体衬底的第一区域和第二区域上分别形成沟道柱；在所述半导体衬底上形成覆盖所述沟道柱部分侧壁的隔离层；在所述隔离层上形成覆盖各所述沟道柱的侧壁和顶面的栅极堆叠材料层；在所述沟道柱的侧部的隔离层上形成覆盖所述栅极堆叠材料层的第一介质层，第一介质层的顶面低于沟道柱的顶面，第二区域的第一介质层的顶面低于第一区域的第一介质层顶面；刻蚀去除第一介质层暴露出的所述栅极堆叠材料层，使第一区域的栅极堆叠材料层形成第一栅极结构，使第二区域的栅极堆叠材料层形成第二栅极结构。

可选的，所述在所述沟道柱的侧部形成覆盖所述栅极堆叠材料层的第一介质层的方法具体为：形成第一介质材料层，所述第一介质材料层形成在所述第一区域和所述第二区域的上方，覆盖所述栅极堆叠材料层；对第一介质材料层进行平坦化直至暴露出沟道柱顶部的栅极堆叠材料层的表面；对第一介质材料层进行平坦化之后，采用第一回刻蚀工艺刻蚀第一区域和第二区域的部分厚度的第一介质材料层，使第一介质材料层的表面低于所述沟道柱的顶部表面；进行第一回刻蚀工艺之后，采用第二回刻蚀工艺刻蚀第二区域的部分厚度的第一介质材料层，以形成所述第一介质层。

可选的，所述第一栅极结构的顶部表面低于所述沟道柱的顶部表面；第二栅极结构的顶部表面低于所述沟道柱的顶部表面。

可选的，所述栅极堆叠材料层还覆盖所述沟道柱的侧部的部分隔离层；形成第一栅极结构和第二栅极结构后，第一栅极结构还覆盖沟道柱侧部的第一区域的部分隔离层，第二栅极结构还覆盖沟道柱侧部的第二区域的部分隔离层。

可选的，所述方法还包括：在形成所述沟道柱之前，还在所述半导体衬底上形成第一半导体层；形成所述沟道柱之后，所述沟道柱位于部分的第一半导体层上；所述隔离层还位于所述第一半导体层上。

可选的，所述方法还包括：在形成所述隔离层之前，刻蚀第一区域和第二区域交界处的第一半导体层，使第一区域第一半导体层和第二区域上的第一半导体层之间相互分立。

可选的，所述方法还包括：形成所述第一栅极结构和第二栅极结构之后，在高于第一栅极结构的第一区域沟道柱的顶部区域中、以及高于第二栅极结构的第二区域的沟道柱的顶部区域中分别形成第二半导体层。

可选的，所述方法还包括：在形成第二半导体层之前，在所述第一介质层、第一栅极结构和第二栅极结构上形成覆盖沟道柱的顶部侧壁的第二介质层，且所述第二介质层暴露出沟道柱的顶面；形成第二介质层之后，对所述第一区域和所述第二区域的所述沟道柱的顶部区域分别进行离子注入，以形成所述第二半导体层；形成第三介质层，所述第三介质层覆盖所述第二介质层以及所述第二半导体层，所述第三介质层和第二介质层构成顶层介质层。

可选的，在形成第一栅极结构和第二栅极结构之前，在所述沟道柱的顶部区域中分别形成第二半导体层；在所述第一介质层、第一栅极结构、第二栅极结构和第二半导体上形成顶层介质层。

可选的，所述方法还包括：形成第一连接结构、第二连接结构和第三连接结构，所述第一连接结构贯穿所述第一介质层和所述顶层介质层且电连接到所述第一半导体层，所述第二连接结构位于第二半导体层上且电连接到所述第二半导体层，所述第三连接结构贯穿所述第一介质层和所述顶层介质层，且第三连接结构电连接到所述第一栅极结构或第二栅极结构。

可选的，第一区域的栅极堆叠材料层和第二区域的栅极堆叠材料层分立；第一栅极结构和第二栅极结构之间相互分立。

本发明还提供一种半导体器件，所述半导体器件包括：半导体衬底，所述半导体衬底包括第一区域和第二区域；分别位于所述半导体衬底的第一区域和第二区域上多个相互分立的沟道柱；位于所述沟道柱侧部的半导体衬底上的隔离层，且隔离层覆盖沟道柱的底部侧壁；位于第一区域隔离层上的第一栅极结构，所述第一栅极结构环绕第一区域所述沟道柱且覆盖所述沟道柱的部分侧壁；位于第二区域隔离层上第二栅极结构，所述第二栅极结构环绕第二区域所述沟道柱且覆盖所述沟道柱的部分侧壁，所述第二栅极结构的高度小于所述第一栅极结构的高度；位于所述隔离层上的第一介质层，所述第一介质层覆盖所述第一栅极结构的侧壁和所述第二栅极结构的侧壁，其中，在所述第二区域的第一介质层的顶面低于所述第一区域的第一介质层的顶面。

可选的，所述半导体器件还包括：第二半导体层，分别位于所述第一区域和第二区域的沟道柱的顶部区域；顶层介质层，覆盖在所述第一介质层、所述第一栅极结构、第二栅极结构以及第二半导体层上；第一连接结构，贯穿所述第一介质层和所述顶层介质层且分别电连接到所述第一半导体层；第二连接结构，所述第二连接结构位于第二半导体层上且电连接到所述第二半导体层；第三连接结构，所述第三连接结构贯穿所述第一介质层和所述顶层介质层，且第三连接结构电连接到所述第一栅极结构或第二栅极结构。

可选的，所述第一区域的第一介质层的顶面与第一栅极结构的顶面齐平，所述第二区域的第一介质层的顶面与第二栅极结构的顶面齐平。

可选的，所述第一栅极结构的顶部表面低于所述第二半导体层的顶部表面；第二栅极结构的顶部表面低于所述第二半导体层的顶部表面。

可选的，第一栅极结构还覆盖所述沟道柱侧部的第一区域的部分隔离层，第二栅极结构还覆盖所述沟道柱侧部的第二区域的部分隔离层。

可选的，还包括：位于所述半导体衬底和所述隔离层之间、以及半导体衬底和沟道柱之间的第一半导体层。

可选的，第一区域第一半导体层和第二区域上的第一半导体层分立。

可选的，第一栅极结构和第二栅极结构之间相互分立。

在本发明实施例中，提供了一种具有垂直栅极结构的半导体器件的形成方法。本发明实施例通过在第一区域和第二区域形成高度不同的第一介质层，并以第一介质层为掩膜刻蚀去除第一介质层暴露出的栅极堆叠材料层，以形成不同高度的第一栅极结构和第二栅极结构，不同高度的第一栅极结构和第二栅极结构能够使形成在第一区域和第二区域的半导体器件分别具有不同的有效的沟道长度，满足不同器件性能的要求，可以提高半导体器件的灵活性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1是本发明实施例的半导体器件的形成方法的流程图；

图2-图15是本发明第一实施例的半导体器件的形成方法的各步骤形成的结构的示意图；

图16是本发明实施例的半导体器件的剖面示意图。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

本发明实施例提供了一种半导体器件的形成方法。在本发明实施例中，以形成金属氧化物场效应晶体管为例进行说明。进一步地，本发明实施例的方法形成的金属氧化物场效应晶体管可以用于SRAM等半导体结构中。

图1是本发明第一实施例的半导体器件的形成方法的流程图。如图1所示，本发明第一实施例的半导体器件的形成方法包括如下步骤：

步骤S100、提供半导体衬底。所述半导体衬底包括第一区域和第二区域；

步骤S200、在所述半导体衬底的第一区域和第二区域上分别形成沟道柱；

步骤S300、在所述半导体衬底上形成覆盖沟道柱部分侧壁的隔离层；

步骤S400、在所述隔离层上形成覆盖各所述沟道柱的侧壁和顶面的栅极堆叠材料层；

步骤S500、在所述沟道柱的侧部的隔离层上形成覆盖所述栅极堆叠材料层的第一介质层，第一介质层的顶面低于沟道柱的顶面，第二区域的第一介质层的顶面低于第一区域的第一介质层顶面；

步骤S600、刻蚀去除第一介质层暴露出的所述栅极堆叠材料层，使第一区域的栅极堆叠材料层形成第一栅极结构，使第二区域的栅极堆叠材料层形成第二栅极结构。

图2-图16是本发明第一实施例的半导体器件的形成方法的各步骤形成的结构的示意图。

参考图2，在步骤S100中，提供半导体衬底10。所述半导体衬底10包括第一区域A和第二区域B。

其中，第一区域A和第二区域B为在半导体衬底10的水平方向划分的不同区域。第一区域A和第二区域B分别用于形成不同性能要求的晶体管。应理解，在其他可选的实现方式中，可以根据电路需要，适应性调整第一区域A和第二区域B的位置。例如，本实施例中第一区域A形成的晶体管的沟道长度和第二区域B形成的晶体管的沟道长度不同。

其中，半导体衬底10可以是硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底还可以是绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底、化合物衬底或合金衬底。所述化合物衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金衬底包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或者它们的组合，所述SOI衬底包括设置在绝缘材料层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)。

参考图3，在所述半导体衬底10上形成第一半导体层20。

形成所述第一半导体层20的方法可以包括外延生长工艺。例如，气相外延工艺(Vpor-Phase Epitaxy，VPE)，液相外延工艺(Liquid-Phase Epitaxy)，分子束外延工艺(Molecular Beam Epitaxy，MBE)以及离子束外延工艺(Ion Beam Epitaxy，IBE)等。

采用外延生长在半导体衬底10上形成第一半导体层20，可以使第一半导体层20和半导体衬底10具有好的结合性能，进而可以减小串联电阻，提高驱动电流。

第一半导体层20的材料为导电离子掺杂或导电离子掺杂的单晶硅或者锗化硅，导电离子为P型或N型。第一半导体层20形成在后续形成的沟道柱的底部，用于作为金属氧化物场效应晶体管的源区或者漏区。

进一步地，可以在外延生长所述第一半导体层20的同时进行原位掺杂。此外，也可以在形成第一半导体层20后进行离子注入，以在第一半导体层20中掺杂导电离子。

参考图3-图5，在所述半导体衬底10的第一区域A和第二区域B上分别形成沟道柱30。

形成所述沟道柱之后，所述沟道柱位于部分的第一半导体层上。金属氧化物场效应晶体管的沟道形成在沟道柱中，载流子沿沟道柱的轴向(垂直方向)迁移。

在所述半导体衬底10的第一区域A和第二区域B上分别形成沟道柱30包括如下步骤：

步骤S201、在第一半导体层20上形成沟道柱材料层30a；

步骤S202、刻蚀所述沟道柱材料层30a的部分区域至露出所述第一半导体层20，使沟道柱材料层30a形成多个相互分立的沟道柱30。

参考图3，在步骤S201中，在第一半导体层20上形成沟道柱材料层30a。

具体地，沟道柱材料层30a的材料可以是单晶硅。在本实施例中，沟道柱材料层30a用于在后续工序中形成柱状结构沟道柱30。在一种可选的实现方式中，在沟道柱材料层30a的上方还形成有掩膜层30b，用于在后续刻蚀工艺中作为掩膜，并保护后续形成的沟道柱。掩膜层30b的材料可以是氮化硅(Si

参考图4和图5，在步骤S202中，刻蚀所述沟道柱材料层30a的部分区域至露出所述第一半导体层20，以形成多个相互分立的沟道柱30。

具体地，通过光刻工艺将所述沟道柱材料层30a图案化。具体方式为：在所述掩膜层30b上形成光刻胶图案，再将光刻胶图案转移到掩膜层30b上形成图案化的掩膜层30b；之后刻蚀未被掩膜层30b覆盖的沟道柱材料层30a。

具体地，可以采用对所述沟道柱材料层30a的刻蚀速率大于对所述第一半导体层的刻蚀工艺。进一步地，可以是干法刻蚀工艺或湿法刻蚀工艺，更进一步地，采用各向异性的刻蚀工艺刻蚀所述沟道柱材料层30a。

在一个可选的实现方式中，用干法刻蚀工艺进行所述刻蚀，干法刻蚀工艺的工艺参数为：HBr流量为50sccm-500sccm，NF

图4为步骤S200后形成的结构的立体示意图。图5为图4沿XX线的截面示意图。如图5所示，沟道柱30在沿XX线的截面中的宽度为5纳米-20纳米。各所述沟道柱30的间距为25纳米-50纳米。沟道柱30中会形成金属氧化物场效应晶体管的沟道。

所述方法还包括：在后续形成所述隔离层之前，刻蚀第一区域和第二区域交界处的第一半导体层，使第一区域第一半导体层和第二区域上的第一半导体层之间相互分立；在此情况下，后续形成的隔离层还填充在第一区域第一半导体层和第二区域上的第一半导体层之间的空间中。

参考图6，在步骤S300中，在所述半导体衬底10上形成覆盖沟道柱部分侧壁的隔离层40。所述隔离层40的顶面低于所述沟道柱30的顶面。

进一步地，所述隔离层40形成在沟道柱30侧部的所述第一半导体层20上。

所述隔离层40用于隔离相邻的沟道柱。

所述隔离层40的材料可以是氧化硅(SiO

具体地，先形成覆盖所述沟道柱30的隔离材料层，并采用化学机械研磨工艺平坦化所述隔离材料层；回刻蚀所述隔离材料层至所述隔离材料层的上表面低于所述沟道柱30的上表面，以形成隔离层40。在一种可选的实现方式中，形成的隔离层40的厚度为500埃-3000埃。

形成所述隔离材料层的方法可以是化学气相沉积，例如，低温化学气相沉积(LTCVD)、等离子体化学气相沉积工艺(PCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)以及流体化学气相沉积工艺(FCVD)。

参考图7，在步骤S400中，在所述隔离层40上形成覆盖各所述沟道柱30的侧壁和顶面的栅极堆叠材料层50a。

一种可选的实现方式中，形成栅极堆叠材料层50a为高K金属栅极结构(High-KMetal Gate，HKMG)，能够具有低的漏电流，使得器件具有较好的性能。应理解，在其他可选的实现方式中，也可以采用其他材质来形成栅极结构，如多晶硅栅极结构等。

具体地，栅极堆叠材料层50a包括依次叠置的栅介质材料层51a、功函数材料层52a以及栅电极材料层53a。栅介质材料层51a、功函数材料层52a以及栅电极材料层53a按照由内至外的顺序叠置在沟道柱的侧壁和顶端，也就是说，栅介质材料层51a呈包裹沟道柱的侧壁和顶端的薄膜结构，功函数材料层52a包裹栅介质材料层51a，栅电极材料层53a包裹功函数材料层52a。

栅介质材料层51a可以是介电常数大于3.9、7.0或10.0的介电材料。例如，氧化物、氮化物、氮氧化物、硅酸盐(例如金属硅酸盐)、铝酸盐、钛酸盐、氮化物或其任何组合。栅介质材料层51a还可以是高K介质材料，所述高K介质材料包括：氧化铪(HfO

以通过合适的沉积工艺例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积、蒸发、物理气相沉积、化学溶液沉积或其它类似过程形成栅介质材料层51a。栅介质材料层51a的厚度可以根据沉积工艺以及所使用的高K介质材料的组成和数量而变化。

功函数材料层52a的材料取决于晶体管的类型，并且可以在nFET和pFET器件之间不同。合适的功函数金属的非限制性实例包括P型功函数金属材料和N型功函数金属材料。P型功函数材料包括诸如钌、钯、铂、钴、镍和导电金属氧化物的组合物或其任何组合。N型金属材料包括诸如铪、锆、钛、钽，铝，金属碳化物(例如，碳化铪、碳化锆、碳化钛和碳化铝)，铝化物或其任何组合的组合物。功函数金属可以通过合适的沉积工艺例如化学气相沉积、电镀、热或电子束蒸发和溅射进行沉积。

所述栅电极材料层53a的材料可以是包括铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、钴(Co)、铊(TI)、钽(Ta)、钨(W)、硅化钨(WSi

第一区域A的栅极堆叠材料层50a和第二区域B的栅极堆叠材料层50a分立。具体地，采用光刻工艺去除了第一区域和第二区域之间的的部分功函数材料层52a和部分栅电极材料层53a，使得第一区域和第二区域的栅极堆叠材料层50a之间互相电隔离,还可以采用光刻工艺去除了第一区域和第二区域之间的部分功函数材料层52a、部分栅电极材料层53a和部分栅介质材料层51a，使得第一区域和第二区域的栅极堆叠材料层50a之间互相电隔离。在一种可选的实现方式中，所述栅电极材料层53a覆盖所述沟道柱30的一侧的隔离层40，为了便于后续形成的连接结构与第一栅极结构和第二栅极结构电连接。

参考图8和图9，在步骤S500中，在所述沟道柱30的侧部的隔离层40上形成覆盖所述栅极堆叠材料层的第一介质层60，第一介质层60的顶面低于沟道柱的顶面，第二区域的第一介质层60的顶面低于第一区域的第一介质层60的顶面。

具体地，形成第一介质层包括如下步骤：

步骤S501、形成第一介质材料层，所述第一介质材料层形成在所述第一区域和所述第二区域的上方，覆盖所述栅极堆叠材料层。

步骤S502、对第一介质材料层进行平坦化直至暴露出沟道柱顶部的栅极堆叠材料层的表面。

步骤S503、对第一介质材料层进行平坦化之后，采用第一回刻蚀工艺刻蚀第一区域和第二区域的部分厚度的第一介质材料层，使第一介质材料层的表面低于所述沟道柱的顶部表面。

步骤S504、进行第一回刻蚀工艺之后，采用第二回刻蚀工艺刻蚀第二区域的部分厚度的第一介质材料层，以形成所述第一介质层。

在步骤S501中，形成第一介质材料层60a，所述第一介质材料层60a形成在所述第一区域A和所述第二区域B的上方，覆盖所述栅极堆叠材料层。

具体地，采用化学气相沉积等工艺形成第一介质材料层60a。第一介质材料层60a的材料可以是氧化硅、氮化硅或者氮氧化硅等。

在步骤S502中，对第一介质材料层60a进行平坦化直至暴露出沟道柱30顶部的栅极堆叠材料层60a的表面。

采用化学机械研磨工艺对所述第一介质材料层60a进行平坦化处理。

如图8所示，在步骤S503中，对第一介质材料层60a进行平坦化之后，采用第一回刻蚀工艺刻蚀第一区域A和第二区域B的部分厚度的第一介质材料层60a，使第一介质材料层60a的表面低于所述沟道柱30的顶部表面。

如图9所示，在步骤S504中，进行第一回刻蚀工艺之后，采用第二回刻蚀工艺刻蚀第二区域B的部分厚度的第一介质材料层60a，以形成所述第一介质层60。

具体地，可以采用光刻工艺刻蚀所述第二区域B的第一介质材料层60a。

图10是所述结构的剖面示意图。图11是未示出第一介质层的所述结构的立体示意图。参考图10和图11，在步骤S600中，刻蚀去除第一介质层60暴露出的所述栅极堆叠材料层50a，使第一区域A的栅极堆叠材料层50a形成第一栅极结构50b，使第二区域B的栅极堆叠材料层50a形成第二栅极结构50c。第一栅极结构50b和第二栅极结构50c之间相互分立。

具体地，可以采用对功函数材料层52a以及栅电极材料层53a的刻蚀速率大于对栅介质材料层51a以及第一介质材料层60的刻蚀工艺。在一种可选的实现方式中，采用干法刻蚀工艺，以三氯化硼(BCl

在本步骤中，栅介质层51b和栅介质层51c与栅介质层51a基本保持相同，以确保栅介质层51b和栅介质层51c对栅电极层和沟道柱30的隔离效果，避免出现短路。在其他实施例中，刻蚀去除第一介质层60暴露出的所述栅极堆叠材料层50a之后，功函数层52b、栅电极层53b和栅介质层51b的顶面齐平，功函数层52b、栅电极层53b和栅介质层51b的顶面齐平。在第一区域A和第二区域B形成不同高度的栅电极层53b和栅电极层53c，通过控制栅电极层53b和栅电极层53c的高度来控制后续形成的金属氧化物晶体管的沟道的长度。栅电极层的高度以及沟道的长度不同，使得第一区域A和第二区域B形成的金属氧化物晶体管具有不同的性能。同时，栅极结构包裹沟道柱30的侧壁，栅极结构和沟道柱的接触面积越大较大，因此越能够提高栅极结构的控制能力，避免短沟道效应等由于栅极间距尺寸减小产生的问题。

在本发明实施例中，不需要分别在第一区域A和第二区域B先后形成两种晶体管，能同时在第一区域A和第二区域B进行大部分工艺，能够提高半导体器件的形成效率。

形成第一栅极结构和第二栅极结构后，第一栅极结构还覆盖沟道柱侧部的第一区域的部分隔离层，第二栅极结构还覆盖沟道柱侧部的第二区域的部分隔离层。所述第一栅极结构的顶部表面低于所述沟道柱的顶部表面；第二栅极结构的顶部表面低于所述沟道柱的顶部表面。

参考图12和图13，在步骤S700中，在所述第一区域A和第二区域B的沟道柱30上分别形成第二半导体层70。

本实施例中，在形成第二半导体层70之前，在所述第一介质层、第一栅极结构和第二栅极结构上形成覆盖沟道柱的顶部侧壁的第二介质层，且所述第二介质层暴露出沟道柱的顶面；形成第二介质层之后，对所述第一区域和所述第二区域的所述沟道柱的顶部区域分别进行离子注入，以形成所述第二半导体层；形成第三介质层，所述第三介质层覆盖所述第二介质层以及所述第二半导体层，所述第三介质层和第二介质层构成顶层介质层。

所述第一栅极结构的顶部表面低于所述第二半导体层的顶部表面；第二栅极结构的顶部表面低于所述第二半导体层的顶部表面。

参考图12，在形成第二半导体层70之前，在所述第一介质层60、第一栅极结构50b和第二栅极结构50c上形成覆盖沟道柱30的顶部侧壁的第二介质层70a。

所述第二介质层70a的材料可以是氧化硅或氮化硅。可以采用化学气相沉积工艺形成所述第二介质层70a。

形成所述第二介质层70a的步骤包括：形成覆盖第一介质层、第一栅极结构和第二栅极结构和沟道柱的第二介质材料层；平坦化第二介质材料层以露出沟道柱30的顶部表面。

具体地，可以采用回刻蚀工艺或者平坦化工艺，去除位于所述沟道柱30上表面上方的第二介质材料层、掩膜层和栅介质层。

参考图13，形成第二介质层之后，对所述第一区域和所述第二区域的所述沟道柱的顶部区域分别进行离子注入，以形成第二半导体层70。

所述第二半导体层70用作金属氧化物场效应晶体管的另一个源区或漏区。在一种可选的实现方式中，通过离子注入的方式将部分所述沟道柱转化为第二半导体层。具体地，将分别高于第一栅极结构和第二栅极结构的沟道柱的转化为第二半导体层。具体地，根据沟道柱外侧的第一栅极结构和第二栅极结构的高度来确定离子注入的能量。进一步地，在第二栅极结构包裹的沟道柱的离子注入能量高于第一栅极结构包裹的沟道柱的离子注入能量。在本步骤中，第二介质层70a起到掩膜的作用，避免离子注入损伤栅极结构，同时还避免栅极结构和第二半导体层短路。

参考图14，形成第三介质层80，所述第三介质层80覆盖所述第二介质层70a以及第二半导体层70，所述第三介质层80和第二介质层70a构成顶层介质层。第三介质层80的材料可以是氧化硅、氮化硅或者氮氧化硅等。

在其他实施例中，可以是：在形成第一栅极结构和第二栅极结构之前，在所述沟道柱的顶部区域中分别形成第二半导体层；在所述第一介质层、第一栅极结构、第二栅极结构和第二半导体上形成顶层介质层。参考图15，形成第一连接结构91、第二连接结构92和第三连接结构93，所述第一连接结构91贯穿所述第一介质层60和所述顶层介质层且电连接到所述第一半导体层20，所述第二连接结构92位于第二半导体层70上且电连接到所述第二半导体层70，所述第三连接结构93贯穿所述第一介质层60、和所述顶层介质层且电连接到所述第一栅极结构50b或第二栅极结构50c。

所述第一连接结构91、第二连接结构92和第三连接结构93的材料为金属，可选的，为铜。

在本发明实施例中，以第一半导体层20为源区，第二半导体层70为漏区，在本实施例中，以多个金属氧化物场效应晶体管共用一个漏区为例进行说明。

在本发明实施例中，提供了一种具有垂直栅极结构的半导体器件的形成方法，本发明实施例通过在第一区域和第二区域形成高度不同的第一介质层，并以第一介质层为掩膜刻蚀栅极堆叠材料层，以形成不同高度的栅极结构，不同高度的栅极结构能够使形成的半导体器件具有不同的性能，可以提高半导体器件的灵活性。此外，同时形成不同高度的栅极结构还能够提高半导体器件的生产效率。

本发明实施例还提供一种半导体器件。

在一种可选的实现方式中，如图16所示，所述半导体器件包括：半导体衬底10’，所述半导体衬底10’包括第一区域A’和第二区域B’；

分别位于所述半导体衬底10’的第一区域A’和第二区域B’上多个相互分立的沟道柱30’；

位于所述沟道柱30’侧部的半导体衬底10’上的隔离层40’，且隔离层40’覆盖沟道柱30’的底部侧壁；

位于第一区域A’隔离层40’上的第一栅极结构50b’，所述第一栅极结构50b’环绕第一区域A’所述沟道柱30’且覆盖所述沟道柱30’的部分侧壁；

位于第二区域B’隔离层40’上的第二栅极结构50c’，所述第二栅极结构50c’环绕第二区域B’所述沟道柱30’且覆盖所述沟道柱30’的部分侧壁，所述第二栅极结构50c’的高度小于所述第一栅极结构50b’的高度；

位于所述隔离层40’上的第一介质层60’，所述第一介质层60’覆盖所述第一栅极结构50b’的侧壁和所述第二栅极结构50c’的侧壁，其中，在所述第二区域B’的第一介质层60’的顶面低于所述第一区域A’的第一介质层60’的顶面。

所述半导体器件还包括：位于所述半导体衬底10’和所述隔离层40’之间、以及半导体衬底和沟道柱之间的第一半导体层20’。

在一种可选的实现方式中隔离层40’覆盖所述第一半导体层20’。用于使第一半导体层20’和栅极结构50’电隔离。

所述第一栅极结构50b’的顶部表面低于所述第二半导体层的顶部表面；第二栅极结构50c’的顶部表面低于所述第二半导体层30’的顶部表面。

第一栅极结构50b’还覆盖所述沟道柱30’侧部的第一区域A’的部分隔离层40’，第二栅极结构50c’还覆盖所述沟道柱30’侧部的第二区域B’的部分隔离层40’。

第一栅极结构50b’和第二栅极结构50c’之间相互分立。

第一栅极结构50b’包括栅介质层51b’、功函数层52b’以及栅电极层53b’。第二栅极结构50c’包括栅介质层51c’、功函数层52c’以及栅电极层53c’。

所述第一区域A’的第一介质层60’的顶面与第一栅极结构50b’的顶面齐平，所述第二区域B’的第一介质层60’的顶面与第二栅极结构50c’的顶面齐平。

所述半导体器件还包括：第二半导体层70’，分别位于所述第一区域A’和第二区域B’的沟道柱30’的顶部区域；顶层介质层，覆盖在所述第一介质层、所述第一栅极结构、第二栅极结构以及第二半导体层上；第一连接结构91’，贯穿所述第一介质层60’和顶层介质层且分别电连接到所述第一半导体层20’；第二连接结构92’，所述第二连接结构92’位于第二半导体层上且电连接到所述第二半导体层70’；第三连接结构93’，所述第三连接结构93’贯穿所述第一介质层60’和顶层介质层，且第三连接结构93’电连接到所述第一栅极结构或第二栅极结构。

所述顶层介质层包括第二介质层70a’和第三介质层80’。

所述半导体器件为金属氧化物场效应晶体管，其中，所述金属氧化物场效应晶体管的沟道位于所述第一半导体层20’和所述第二半导体层70’之间的沟道柱30’中。

第一栅极结构还覆盖所述沟道柱侧部的第一区域的部分隔离层，第二栅极结构还覆盖所述沟道柱侧部的第二区域的部分隔离层。

在一种情况下，第一区域第一半导体层和第二区域上的第一半导体层分立。第一栅极结构和第二栅极结构之间相互分立。

在本发明实施例中提供了一种具有垂直栅极结构的半导体器件，本发明实施例在第一区域和第二区域的栅极结构具有不同高度，不同高度的栅极结构能够使形成在第一区域和第二区域的半导体器件分别具有不同的性能，可以提高半导体器件的灵活性。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。