一种锁相环系统及锁相控制方法

技术领域

本发明属于有线通信集成电路技术领域，尤其涉及一种锁相环系统及锁相控制方法。

背景技术

在有线通信中，锁相环(phase locked loop，PLL)是核心功能电路，为发射器(transmitter，TX)和接收器(receiver，RX)提供传输数据所需要的时钟信号。有线通信协议除了规定PLL提供的信号质量以外，通常还规定了PLL的参考时钟频率、环路带宽(loopbandwidth)和锁定时间。然而环路带宽和锁定时间在应用最为广泛的电荷泵锁相环(charge pump phase locked loop，CPPLL)设计中是需要折中的，这就为锁相环的设计提出了更高的要求。

CPPLL的核心模块包括晶体振荡器(crystal oscillator，XO)、鉴频鉴相器(phasefrequency detector，PFD)、电荷泵(charge pump，CP)、环路滤波器(loop filter，LF)、压控振荡器(voltage controlled oscillator，VCO)和分频器(divider)。其基本原理是通过PFD将VCO经过分频后的时钟信号的相位与参考时钟信号相位进行比较，从而产生控制电荷泵电流源和电流沉的信号对滤波器中电容充放电，进而产生控制VCO的电压以实现VCO输出的时钟信号对参考时钟信号的稳定倍频功能。整个环路实现了负反馈机制以保证分频时钟和参考时钟相位的锁定关系。为了保证环路的稳定性并且易于环路参数的设计，通常需要保证PLL的环路带宽小于参考时钟频率的十分之一，这意味着参考时钟频率限制了环路带宽的上限。除此之外，在VCO为LC型结构时，小的环路带宽能给锁相环系统带来更好的噪声性能表现，即小带宽锁相环在很多应用背景下是必须的。同时，PLL的环路带宽决定了环路系统的锁定时间，即更大的环路带宽可实现更短的锁定时间。

然而在许多通信协议中，需要PLL在低环路带宽下实现快速的环路锁定。这需要在传统CPPLL结构中加入辅助快速锁定功能模块。现有的快速锁定方案有三种，第一种是通过控制电路增加电荷泵在PLL上电时的注入电流值；第二种方法是通过数模混合电路将VCO的控制电压进行预先配置；第三种方法是使用多个运算放大器构成的模拟电路控制电流源对滤波器电容进行额外充电。这三种方法都是运用辅助模块将VCO的控制电压快速推送到锁定电平附近以实现快速锁定功能，但是这三种方案的设计都较为复杂，不利于技术的广泛应用。

发明内容

因此在现有技术中，目前的环路锁定方法的实现过程非常复杂，不利于广泛应用。

因此，非常需要一种锁相环系统，在结构较为简单时，也能够实现锁相环系统的快速锁定功能。

在本发明实施方式的第一方面中，提供了一种锁相环系统，包括：快速锁定电路和电荷泵锁相环；其中，快速锁定电路，用于给电荷泵锁相环中的滤波器中的电容提供充电电流，以提升上述电荷泵锁相环中的压控振荡器的控制电压；电荷泵锁相环，用于在上述电荷泵锁相环上电后先受控于上述快速锁定电路，直到上述快速锁定电路工作结束后，再单独完成锁定过程。

在本发明的一个实施例中，快速锁定电路包括PMOS晶体管、D触发器、延迟单元和反相器；上述延迟单元的输出端与上述D触发器的输入端连接，上述D触发器的输出端与上述反相器的输入端连接，上述反相器的输出端与上述PMOS晶体管的输入端连接；

在本发明的另一个实施例中，上述电荷泵锁相环包括晶体振荡器、鉴频鉴相器、电荷泵、上述滤波器、分频器和上述压控振荡器，上述鉴频鉴相器、上述电荷泵、上述滤波器、上述压控振荡器和上述分频器依次连接形成环路；上述晶体振荡器的输出端与上述鉴频鉴相器的输入端连接。

在本发明的又一个实施例中，上述滤波器内设置有第一电容和第二电容。

在本发明的再一个实施例中，上述快速锁定电路的PMOS晶体管输出端与上述第一电容连接。

在本发明的再一个实施例中，上述晶体振荡器的输出端、鉴频鉴相器的输出端分别与上述快速锁定电路的延迟单元的输入端连接；上述电荷泵的输出端与上述快速锁定电路的PMOS晶体管的输入端连接。

在本发明实施方式的第二方面中，提供了一种锁相环系统的锁相控制方法，包括：

压控振荡器的输出信号经分频器分频后得到的分频信号和晶体振荡器产生的参考时钟信号同时进入鉴频鉴相器；

上述鉴频鉴相器通过比较上述分频信号和上述参考时钟信号的频率差，输出第一脉冲进入D触发器；

上述晶体振荡器产生的上述参考时钟信号通过延迟单元进入上述D触发器；

上述D触发器根据上述参考时钟信号对上述第一脉冲采样并输出第二脉冲；

上述第二脉冲经反相器进入PMOS晶体管；

上述PMOS晶体管根据上述第二脉冲改变导通状态；

上述PMOS晶体管呈导通状态时，电荷泵为第一电容连续供电；

上述PMOS晶体管呈关闭状态时，上述电荷泵锁相环单独工作，完成相位锁定。

在本发明的一个实施例中，上述延迟单元提供的延迟时间大于上述鉴频鉴相器在环路锁定时产生的脉冲宽度与上述D触发器的触发时间之和。

在本发明的另一个实施例中，上述PMOS晶体管根据上述第二脉冲改变导通状态包括：

上述第二脉冲为高电平时，PMOS晶体管导通；

上述第二脉冲为低电平时，PMOS晶体管关闭。

在本发明的又一个实施例中，上述分频信号频率低于上述参考时钟信号的频率时，上述第一脉冲为高电平；

上述分频信号频率接近或者高于上述参考时钟信号的频率时，上述第一脉冲为低电平。

本发明实施例提供的相环系统在不改变传统锁相环组成模块的基础上增加一个快速锁定电路，且整个快速锁定电路结构简单，能够增加电路性能的稳定性且有利于大规模应用。

同时，本发明实施例提供的快速锁定电路可以大大缩短压控振荡器的控制电压从0V爬升到锁定时需要的电平附近的时间。并且，在设计快速锁定电路时可以灵活调整延迟单元提供的延迟时间以改变快速锁定电路的锁定精度，即更小的可使锁相环系统在经过快速锁定过程后更接近锁定状态，便于控制。

附图说明

图1是本发明实施例提供的锁相环系统的结构示意图；

图2是本发明实施例提供的快速锁定电路和环路滤波器的结构示意图；

图中：1、晶体振荡器；2、鉴频鉴相器；3、电荷泵；4、滤波器；5、压控振荡器；6、分频器；7、快速锁定电路；8、延迟单元；9、D触发器；10、反相器；11、PMOS晶体管。

图3是本发明实施例提供的锁相环系统的锁相控制方法流程图。

图4是本发明实施例提供的锁相环系统运行过程中分频器输出信号的频率低于参考时钟信号的频率时，快速锁定电路工作的时序图。

图5是本发明实施例提供的在锁相环系统运行过程中分频器输出信号的频率接近或者超过参考时钟的频率时，快速锁定电路工作的时序图。

图6是本发明实施例提供的快速锁定电路中的VQ、VC1和VC2在系统锁定时的仿真波形示意图。

图7是本发明实施例提供的锁定过程和传统电荷泵锁相环锁定过程的仿真结果对比示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

下面结合图1和图2对本发明示例性实施方式的快速锁定电路和锁相环系统进行描述。

图1是本发明实施例提供的锁相环系统的结构示意图；图2是本发明实施例提供的快速锁定电路和环路滤波器的结构示意图；

本发明实施例提供的锁相环系统，包括：快速锁定电路7和电荷泵3锁相环；其中，快速锁定电路7，用于给电荷泵锁相环中的滤波器4中的电容提供充电电流，以提升电荷泵锁相环中的压控振荡器5的控制电压；电荷泵锁相环，用于在电荷泵锁相环上电后先受控于快速锁定电路7，直到快速锁定电路7工作结束后，再单独完成锁定过程。

在本实施例中，如图2所示，快速锁定电路7包括PMOS晶体管11、D触发器9、延迟单元8和反相器10；延迟单元8的输出端与D触发器9的输入端连接，D触发器9的输出端与反相器10的输入端连接，反相器10的输出端与PMOS晶体管11的输入端连接；

在本实施例中，如图1所示，电荷泵锁相环包括晶体振荡器1、鉴频鉴相器2、电荷泵3、滤波器4、分频器6和压控振荡器5，鉴频鉴相器2、电荷泵3、滤波器4、压控振荡器5和分频器6依次连接形成环路；晶体振荡器1的输出端与鉴频鉴相器2的输入端连接；滤波器4内设置有第一电容和第二电容。

在本实施例中，如图1和图2所示，快速锁定电路7的PMOS晶体管11输出端与第一电容连接；晶体振荡器1的输出端、鉴频鉴相器2的输出端分别与快速锁定电路7的延迟单元8的输入端连接；电荷泵3的输出端与快速锁定电路7的PMOS晶体管11的输入端连接。

根据本发明实施例，在不改变传统锁相环组成模块的基础上增加一个快速锁定电路，且整个快速锁定电路结构简单，能够增加电路性能的稳定性且有利于大规模应用。

在介绍完本发明实施例提供的快速锁定电路和锁相环系统的结构之后，下面结合图3对本发明实施例提供的锁相环系统的锁相控制方法进行描述。

图3是本发明实施例提供的锁相环系统的锁相控制方法流程图。

如图3所示，本实施例提供的锁相环系统的锁相控制方法包括操作S101～S108。

在操作S101，压控振荡器5的输出信号经分频器6分频后得到的分频信号和晶体振荡器1产生的参考时钟信号同时进入鉴频鉴相器2。

在操作S102，鉴频鉴相器2通过比较分频信号和参考时钟信号的频率差，输出第一脉冲进入D触发器9。

在操作S103，晶体振荡器1产生的参考时钟信号通过延迟单元8进入D触发器9。

在操作S104，D触发器9根据参考时钟信号对第一脉冲采样并输出第二脉冲。

在操作S105，第二脉冲经反相器10进入PMOS晶体管11。

在操作S106，PMOS晶体管11根据第二脉冲改变导通状态。

在操作S107，PMOS晶体管11呈导通状态时，电荷泵3为第一电容连续供电。

在操作S108，PMOS晶体管11呈关闭状态时，电荷泵锁相环单独工作，完成相位锁定。在本实施例中，延迟单元8提供的延迟时间大于鉴频鉴相器2在环路锁定时产生的脉冲宽度与D触发器9的触发时间之和。

根据本发明实施例，快速锁定电路工作时给第一电容的充电过程是连续的，在鉴频鉴相器分析出分频信号的相位较大滞后于参考时钟信号的相位时，D触发器通过采样第一脉冲后即可使PMOS晶体管一直处于导通状态，实现对第一电容的连续充电，直至分频信号的相位接近或超过参考时钟信号的相位。而现有技术中，锁相环中的电荷泵为滤波器供电是根据鉴频鉴相器输出脉冲宽度而实时变化的，充电过程不连续。与现有技术相比，本发明实施例提供的快速锁定电路可以大大缩短压控振荡器的控制电压从0V爬升到锁定时需要的电平附近的时间。

在本实施例中，分频信号频率低于参考时钟信号的频率时，第一脉冲为高电平；

分频信号频率接近或者高于参考时钟信号的频率时，第一脉冲为低电平。

在本实施例中，PMOS晶体管11根据第二脉冲改变导通状态包括：

第二脉冲为高电平时，PMOS晶体管11导通；

第二脉冲为低电平时，PMOS晶体管11关闭。

根据本发明实施例，快速锁定电路可以大大缩短压控振荡器的控制电压从0V爬升到锁定时需要的电平附近的时间。并且，在设计快速锁定电路时可以灵活调整延迟单元提供的延迟时间以改变快速锁定电路的锁定精度，即更小的可使锁相环系统在经过快速锁定过程后更接近锁定状态，便于控制。

下面结合图1、图2、图4和图5对本发明实施例提供的快速锁定电路和锁相环系统的工作原理进行描述。

如图1所示，快速锁定电路7是在传统的CPPLL的基础上加入的辅助电路。快速锁定电路7受控于参考时钟信号V

如图2所示，快速锁定电路7在本质上是一个受控于参考时钟信号V

图4是本发明实施例提供的锁相环系统运行过程中分频器输出信号的频率低于参考时钟信号的频率时，快速锁定电路工作的时序图。

如图4所示，在V

图5是本发明实施例提供的在锁相环系统运行过程中分频器输出信号的频率接近或者超过参考时钟的频率时，快速锁定电路工作的时序图。

如图5所示，在V

需要说明的是，t

t

结合上述描述，本实施例提供的锁相环系统的工作原理为：在锁相环系统上电后，第一电容的V

下面通过锁相环系统的仿真结果进一步对本发明的功能进行描述。

图6是本发明实施例提供的快速锁定电路中的VQ、VC1和VC2在系统锁定时的仿真波形示意图。

如图6所示，在仿真开始时(模拟芯片上电时的状态)，V

在V

图7是本发明实施例提供的锁定过程和传统电荷泵锁相环锁定过程的仿真结果对比示意图。通过图7可以发现，本发明仅需要5us即完成锁定，而传统CPPLL则需要12us完成锁定。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。