一种多模式选择的模数转换器

技术领域

本发明涉及集成电路技术领域，尤其涉及一种多模式选择的模数转换器。

背景技术

A/D 转换器是连接模拟系统与数字信号处理系统重要的桥梁，在数字信号处理技术及无线通信领域的广泛应用，使得对基于 CMOS 工艺的 ADC（ Analog-to-digitalconverter，模数转换器）的需求量日益增加，多种模式转换的ADC可以根据现实场景应用不同场合，有的场合需要高精度、高采样率的ADC,有的场合需要高精度、较低采样率的ADC。传统SAR（ Successive Approximation Register，逐次逼近型）A/D转换电路的采样频率固定，不能实现采样频率可调，而且精度（即DAC的位数）和运算放大器固定，不能进行精度转换，也不能进行运算放大器类型转换。

发明内容

本发明所要解决的技术问题是针对背景技术的不足提供了一种多模式选择的模数转换器，采用第一延时选择器和第二延时选择器，第一延时选择器和第二延时选择器均采用三种相同的延时，第一延时选择器和第二延时选择器提供9种延时选择，从而实现了采样频率可调；采用第一运算放大器和第二运算放大器，通过运放类型选择模块实现第一运算放大器和第二运算放大器的转换；采用的DAC电容阵列包括传输门开关，通过传输门开关关断闭合状态实现位数转换。

本发明为解决上述技术问题采用以下技术方案：

一种多模式选择的模数转换器，包括运算放大器类型选择模块、延时逻辑模块、第一延时选择器、第二延时选择器、逐次逼近寄存器（SAR）；所述延时逻辑模块的一端与运算放大器类型选择模块相连，所述延时逻辑模块的另一端与第二延时选择器的一端相连；所述第二延时选择器的另一端分别连接逐次逼近寄存器（SAR）、第一延时选择器的一端，所述第一延时选择器的另一端与运算放大器类型选择模块的输出端连接；所述第一延时选择器和第二延时选择器均采用三种相同的延时，通过选择延时时间方式，形成九种不同延时的异步时钟。

作为本发明一种多模式选择的模数转换器的进一步优选方案，所述运算放大器类型选择模块包含两种运算放大器：第一运算放大器和第二运算放大器，且第一运算放大器和第二运算放大器存在共同输入端：Vbias端、VIN端和VIP端，其共同输入端均连接运放类型选择器，其中，第一运算放大器包括一级运放加二级锁存，第二运算放大器包括比较器。

作为本发明一种多模式选择的模数转换器的进一步优选方案，还包含自举开关、非交叠时钟、内部时钟产生单元、DAC控制逻辑单元、第一DAC电容阵列和第二DAC电容阵列、异步延时逻辑单元，其中，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端；运算放大器类型选择模块的Valid输出端连接内部时钟产生单元的Valid输入端,同时，运算放大器类型选择模块的Valid输出端还连接异步延时逻辑单元的Valid输入端，运算放大器类型选择模块的端VOUTN输出端和VOUTP输出端分别与DAC控制逻辑单元的INN输入端和INP输入端对应连接；DAC控制逻辑单元的CAP_N（P）输出端连接对应的DAC电容阵列的输入端。

作为本发明一种多模式选择的模数转换器的进一步优选方案，所述第一DAC电容阵列和第二DAC电容阵列均包括传输门开关，以及与传输门开关连接电容阵列，所述传输门开关一端连接电容阵列的C10,另一端连接电容阵列和运算放大器类型选择模块的正极输入端。

作为本发明一种多模式选择的模数转换器的进一步优选方案，所述内部时钟产生单元的SAMPLE输入端连接采样信号，C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接，同时，内部时钟产生单元的C1-C10端还分别与异步延时逻辑单元的C1-C10端对应连接；DAC控制逻辑单元的CNi端和CPi端分别连接异步延时逻辑单元的CNi输入端和CPi输入端，外设参考电压Vref连接DAC控制逻辑单元的Vref输入端；异步延时逻辑单元的S2至S10输出端接入对应S2至S10输入端，其V_CLC输出端连接运算放大器类型选择模块的V_CLC输入端。

作为本发明一种多模式选择的模数转换器的进一步优选方案，所述第一延时选择器和第二延时选择器均采用三种相同的延时。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

1、本发明采用第一延时选择器和第二延时选择器，第一延时选择器和第二延时选择器均采用三种相同的延时，第一延时选择器和第二延时选择器提供9种延时选择，从而实现了采样频率可调；

2、本发明采用的运算放大器类型选择模块包含两种运算放大器：运算放大器1和运算放大器2，运算放大器1包括一级运放加二级锁存，运算放大器2包括比较器，通过运算放大器类型选择模块实现运算放大器1或2的选择；

3、本发明采用的运放类型选择器，其中的开关电路可以看成是一个或非门逻辑模块，通过开关电路控制选择运算放大器类型。

4、本发明采用的DAC电容阵列包括传输门开关，通过传输门开关关断闭合状态实现位数转换。

附图说明

图1是本发明的整体系统结构图；

图2是本发明运算放大器1的电路图；

图3是本发明运算放大器2的电路图；

图4 是本发明运放类型选择器的电路图；

图5 是本发明非交叠时钟的电路图；

图6是本发明自举开关的电路图；

图7是本发明内部时钟产生单元电路图；

图8是本发明DAC控制逻辑单元电路图；

图9是本发明异步延时逻辑单元电路图；

图10是本发明延时选择器的电路图；

图11是本发明延时选择器开关的电路图；

图12是一个转换周期内的电平变化示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些示例实施方式使得本公开的描述将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多示例实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的示例实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、步骤等。在其它情况下，不详细示出或描述公知结构、方法、实现或者操作以避免喧宾夺主而使得本公开的各方面变得模。

如图1所示，一种多模式选择的模数转换器，包括延时逻辑模块、第一延时选择器和第二延时选择器，延时逻辑模块的一端与运算放大器类型选择模块相连，另一端与第二延时选择器的一端相连，第一延时选择器一端与运算放大器类型选择模块连接，第一延时选择器的另一端与第二延时选择器的另一端和逐次逼近寄存器（SAR）连接。还包括含有非交叠时钟、内部时钟产生单元、DAC控制逻辑单元、DAC电容阵列1（或2），其中，非交叠时钟的CLK输入端连接采样信号；如图2和图3所示，运算放大器1（2）的Vbias偏置端接偏置电压，运算放大器1（或2）的两个输出端，一方面连接一个与门的两个输入端，另一方面分别与DAC控制逻辑单元的INN输入端和INP输入端对应连接，运算放大器类型选择模块的Valid输出端分别与内部时钟产生单元的Valid输入端和异步延时逻辑单元的Valid输入端连接；如图6所示，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端，自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接运算放大器类型选择模块的VIN输入端和DAC电容阵列1（2）的输出端。

如图1所示，本发明采用传统单调性电容开关过程，单调性电容开关过程所具有的特点是：1、全差分结构可以抑制电源噪声，共模抑制比也较好；2、输入端经过采样后得到输入电压(VIP,VIN)，直接进入第一次比较，不消耗能量。假设VIP>VIN,Valid信号为高，触发内部时钟信号，对应P端的最高信号位(MSB)为1，最高信号位的电容连接到地，其余信号位的电容保持不变，N端电容同样保持不变,此时VIP=VIP-Vref/2；经过一段时间，运算放大器类型选择模块复位,输入端进入比较，保持这一循环，直到最低信号位（LSB）位确定。单调性电容阵列相比于传统结构，功耗只需要约81%，分段电容进一步降低功耗。

最终的输入端电压：

单调性电容开关过程所消耗的能量：

如图1所示，一种多模式选择的模数转换器，其基本原理是：当采样时钟为高时，电容阵列上极板通过自举开关对输入电压VIP、VIN进行采样，电容下极板均接到参考电平。采样时钟变为低电平时，采样结束，进入转换阶段。运算放大器类型选择模块输入端对采样值进行比较，输出的结果一方面经过第一延时选择器送入SAR逻辑控制单元以控制DAC电容阵列各个电容下极板的电平，另一方面送入延时逻辑模块和第二延时选择器，使运算放大器类型选择模块进入重置状态。需要知道的是，第一次运算放大器类型选择模块的输入端直接比较。假设VIN＞VIP，第一个内部时钟触发，VIN端电容开关接地，DAC电容阵列重新分布，电压大的输入端电压减小，电容开关接地，VIN=VIN-Vref/2，VIP保持不变，电容开关结Vref，运算放大器类型选择模块复位后，第二次比较开始，依次循环10次。该结构遵循“先比较，再变化”：运算放大器类型选择模块进行比较，电容阵列电荷重新分配。先比较是指采样完成后，运算放大器类型选择模块器直接对两输入电压进行比较，根据比较结果改变其中一端最高位电容下极板的连接，等DAC电容阵列稳定下来，运算放大器类型选择模块进行第二次比较，次高位电容阵列的电平再变化，一直循环10次。电路优化部分，即采用第一延时选择器和第二延时选择器的基本原理：通过选择第一延时选择器（如300ns/600ns/900ns）和第二延时选择器的类型（如300ns/600ns/900ns），可以调节异步时钟高低电平占用时间，从而进一步影响采样频率，实现采样频率可调。

如图1所示，本发明电容阵列1和电容阵列2均采用开关，电容阵列1里面的开关一端连接C10电容，另一端连接运算放大类型选择模块的+极；电容阵列2里面的开关一端连接C10电容，另一端连接运算放大类型选择模块的-极，开关采用一个传输门和一个反相器组成，当A=1时，开关导通，电容阵列是10位，当A=0时，开关断开，电容阵列是9位，通过传输门导通和断开实现位数转换。

如图2所示，本发明采用的运算放大器1包含前级运算放大器和二级锁存器，可以阻止回扫噪声，提高比较速度；本发明在运算放大器类型选择模块中加入M13，可以提高电压分辨率和后仿中的比较速度，VIN和VIP 通过前级运算放大器放大输入电压，进一步提高电压分辨率。运算放大器1电路工作原理：V_CLC为高时，Valid为低；V_CLC为低时，VIN和VIP经过前级运算放大器放大两个比较电压，M3，M4端比较两输入电压，由于M5和M6构成的交叉耦合具有正反馈作用，VOUTN,VOUTP其中一端变高，另一端变低， Valid变高，触发内部时钟信号Ci。假设 Vin>Vip，即节点 3 电压上升的速度要比节点 4 的快，则当节点 3 电压增大到使得 M6 管导通时，电路内部形成正反馈，最终节点 3 上升到一个较高电平值，节点4放电至 0，整个比较过程完成。然后V_CLC信号再次变为高电平，运算放大器1进入复位阶段。

如图3所示，本发明采用的运算放大器2包含比较器，本发明在运算放大器类型选择模块中加入M9，可以提高电压分辨率和后仿中的比较速度。运算放大器类型选择模块电路工作原理：V_CLC为高时，Valid为低；V_CLC为低时，M3，M4端比较两输入电压，由于M5和M6构成的交叉耦合具有正反馈作用，VOUTN,VOUTP其中一端变高，另一端变低， Valid变高，触发内部时钟信号Ci。假设 Vin>Vip，即节点 3 电压上升的速度要比节点 4 的快，则当节点3 电压增大到使得 M6 管导通时，电路内部形成正反馈，最终节点 3 上升到一个较高电平值，节点 4放电至 0，整个比较过程完成。然后V_CLC信号再次变为高电平，运算放大器2进入复位阶段。

如图4所示，本发明在运算放大器类型选择模块中加入运放类型选择器，开关一端分别接Vbias、VIN和VIP,每个开关电路可以看成是一个或非门逻辑模块的组合，A和B都为低电平时，switch1导通， switch2断开，选择运算放大器1；A为高电平，B为低电平时，switch2导通，switch1断开，选择运算放大器2。通过A、B的电平状态实现运算放大器1和2的选择。

如图5所示，本发明在采样保持电路中加入非交叠时钟可以提升采样保持电路的线性度；由于反向器产生的两相时钟有较大的交叠部分，使得采样开关导通时关断的MOS管也导通，导致存贮在电荷上的电容会有部分消失从而改变自举开关的栅源电压，引入开关非线性误差，降低采样保持电路（S/H）的开关线性度。非交叠时钟中，CLK可以产生两路反向非交叠时钟CLK_1N,CLK_2N, CLK_1N是与 CLK 同相的时钟，CLK_2N是 CLK_1N的非交叠反相时钟，这样可以有效地避免交叠，从而提升S/H的线性度。

图6为本发明采用的自举开关电路，当CLK_1N为低电平时，采样开关M10关断，M1,M3,M4,M8,M9导通，其余各管关断，节点1的电压被充电到VDD,节点2的电压充电到地，节点3充电到VDD，节点4放电到地，此时的电容电荷量为VDD*C；CLK_1N为高电平时，采样开关M10导通，M7,M5,M6导通，采样管的栅端电压等于VDD+Vin，Vout等于Vin。

图7为本发明采用的内部时钟产生单元电路，该电路的基本工作原理是：当SAMPLE信号为高电平时，数据转换系统处于采样阶段，内部时钟C1-C10均为低电平，Valid信号也为低电平。当SAMPLE信号为低电平时，系统进入到转换阶段，运算放大器类型选择模块开始工作，输出电平值相异时，Valid信号变为高电平，D触发器选择上升沿触发，Valid信号的上升沿触发D触发器阵列，使得C1变为高电平。V_CLC信号使得运算放大器类型选择模块复位，VOUTN和VOUTP均变为低电平，使得Valid由高电平变为低电平，经过一段延迟，V_CLC信号变为低电平，运算放大器类型选择模块再次开始工作，等到输出相异的电平时，Valid信号由低电平变为高电平，上升沿触发D触发器阵列，使得C2变为高电平，电路如此依次工作，最终C10也变为高电平。由于采样信号连接D触发器的置位端（SET），当系统进入到下一个采样阶段时，即SAMPLE再次为高电平时，电路内部时钟C1-C10均复位至低电平。

如图8所示，DAC控制逻辑单元工作原理：内部时钟信号 Ci 输入到与门之前要经过一段时间延迟，这是为了保证当INN(INP)完全稳定后，时钟 Ci 再次开启两输入与门产生电容驱动信号（CAPDrive_ni(pi)），电容驱动信号通过反相器控制对应电容阵列的电容CAP_N(P)。假设 Ci 在 INN(INP)刚开始变化的时候已传输至与门，INN(INP)由高电平变为低电平，由于在变化开始时INN(INP)的电平值较高，电容驱动信号（CAPDrive_ni(pi)）电压将由低电平上升为高电平，但最终仍将稳定在低电平，即电容驱动信号电压会包含有一个尖的脉冲信号，该脉冲尖峰会延长 DAC 的稳定时间，从而降低整个系统的转换速度。

如图9所示，异步延时逻辑单元电路中Si信号由2个或非门开关组成，C1信号和A点电平通过与门产生节点B电平，B电平和采样信号SAMPLE通过或门产生V_CLC信号。为了克服同步时钟控制电路需要N+1(或者N+2)倍的内部时钟作为电路主时钟的缺陷，本发明采用了一种新的异步延时逻辑单元，异步时钟可以通过内部逻辑电路产生，本发明采用的异步延时逻辑单元，只要保证延时电路的延时时间大于对应电容阵列充放电的时间，异步控制就能够正常产生；异步延时逻辑单元工作原理：在采样阶段，Valid信号为低电平，转换阶段,第一次比较时，Valid为高，内部时钟序列C1变高，C1触发DAC控制逻辑单元,CAPDrive_ni(pi)有一端信号变高，电容阵列重新分布，异步延时逻辑单元S2变高，异步信号V_CLC变低，运算放大器类型选择模块复位，第二次比较时，Valid信号变高，C2为低时，A点连接VDD和GND,A点此时可以看做低，C2变高，S2变低，V_CLC变低，依次循环10次。异步延时逻辑单元在电容充放电之后开始工作，只要保证延时电路的延迟时间大于对应电容阵列充放电的时间，ADC便可以正常工作。

Si+1的逻辑表达式是：

图10为第一延时选择器和第二延时选择器电路，电路包括3个延时单元，每个延时单元电路两个反相器级联组成，可延时300ns。当switch3关闭时，switch4和switch5断开，此时A点和B点直接导通，无延时；当switch4关闭时，switch3和switch5断开，电路中接入一个延时单元，延时300ns；当switch5关闭时，switch3和switch4断开，电路中接入两个串联的延时单元，延时600ns；当switch3、switch4和switch5都断开时，电路中接入三个串联的延时单元，延时900ns。

图11为延时选择器开关电路，第一级采用一个反相器和三个传输门开关，第二级采用一个反相器和二个传输门开关，当Ctrl1=1, Ctrl2=1时，switch3导通，switch4、switch5均断开；当Ctrl1=0, Ctrl2=1时，switch4导通，switch3、switch5均断开；当Ctrl1=1, Ctrl2=0时，switch5导通，switch3、switch4均断开。通过这种控制方式实现对延时选择电路的控制。

图12为一个转换周期内电平变化的示意图。当SAMPLE采样信号为高电平时，C1-C10均为低电平，SAMPLE采样信号变为低电平时，C1变高，Ci的触发来自于比较器的两输入端一端为高另一端为低，使得激励信号Valid为高；异步控制信号V_CLC在整个转换周期的电平变化，由第一次Valid和Si信号组成，当传输门闭合，ADC转换位数为10位，Si由S2-S10组成；当传输门断开，ADC转换位数为9位，Si由S2-S9组成。

本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。

以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以再不脱离本发明宗旨的前提下做出各种变化。