竖直型存储器件及其制造方法及包括存储器件的电子设备

技术领域

本公开涉及半导体领域，具体地，涉及竖直型存储器件及其制造方法以及包括这种存储器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。

但是，对于竖直型器件，例如竖直型纳米线或纳米片MOSFET，难以控制纳米线的直径或纳米片的厚度，因此难以控制沟道尺度或栅长。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的竖直型存储器件及其制造方法以及包括这种存储器件的电子设备。

根据本公开的一个方面，提供了一种竖直型存储器件，包括：相对于衬底处于第一高度的第一源/漏层以及处于不同于第一高度的第二高度的第二源/漏层；连接第一源/漏层和第二源/漏层的沟道层；以及包括存储功能层的栅堆叠，其中，存储功能层在沟道层的侧壁上延伸，并从沟道层的侧壁在面内延伸到第一源/漏层的侧壁和第二源/漏层的侧壁上。

根据本公开的另一方面，提供了一种制造竖直型存储器件的方法，包括：在衬底上设置第一源/漏层、半导体层和第二源/漏层的叠层；形成围绕所述叠层的侧壁的隔离层；在隔离层中形成用于栅堆叠的空间，其中，所述叠层在周向上的一部分侧壁在所述空间中露出，而所述叠层在周向上的其余侧壁被隔离层覆盖；在所述空间中形成包括存储功能层的栅堆叠，其中，栅堆叠在所述叠层的所述部分侧壁上延伸。

根据本公开的另一方面，提供了一种电子设备，包括上述竖直型存储器件。

根据本公开的实施例，通过第一源/漏层和第二源/漏层之间的半导体层来限定沟道尺度或栅长。该半导体层例如可以通过外延生长来形成，从而其厚度可以很好地控制。该半导体层本身可以用作沟道层，或者可以在该半导体层(以及第一源/漏层和第二源/漏层)上另外生长半导体层来作为沟道层。因此，可以很好地控制沟道尺度或栅长。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1(a)至6示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图；

图7(a)至8示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；

图9示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；

图10至12示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图，

其中，

图1(a)、2(a)、3(a)、4(a)、7(a)是俯视图，图1(a)中示出了AA′线的位置，

图1(b)、2(b)、3(b)、4(b)、5、6、7(b)、8至12是沿AA′线的截面图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的存储器件基于竖直型器件。在此，存储器件可以是闪存(flash)器件，例如浮栅型、电荷捕获型或铁电型。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。源/漏区可以分别形成在相对于衬底处于不同高度的第一源/漏层和第二源/漏层中，而沟道区可以形成在连接第一源/漏层和第二源/漏层的沟道层中。

沟道层可以在竖直方向上设置在第一源/漏层与第二源/漏层之间，从而第一源/漏层、沟道层和第二源/漏层可以形成彼此叠置的叠层。例如，第一源/漏层、沟道层和第二源/漏层可以通过外延生长而依次形成。该叠层可以一体构图(以限定有源区)，从而第一源/漏层、沟道层和第二源/漏层各自的侧壁可以实质上共面。栅堆叠可以在该叠层在周向上的一部分侧壁上延伸，沟道区可以形成在沟道层面向栅堆叠的侧壁处。于是，沟道尺度或栅长可以通过沟道层的厚度(可以通过外延生长而很好地控制)限定。另外，第一源/漏层、沟道层和第二源/漏层的叠层可以构成体(bulk)材料，且因此沟道区形成在体材料中。这种情况下，工艺较为简单。

或者，沟道层可以是另外的外延层。该外延层可以从第一源/漏层的侧壁延伸到第二源/漏层的侧壁，从而将它们连接。例如，可以在衬底上设置第一源/漏层、半导体层和第二源/漏层的叠层，并在该叠层在周向上的一部分侧壁上生长该外延层。该叠层可以一体构图，从而第一源/漏层、半导体层和第二源/漏层各自的侧壁可以实质上共面。第一源/漏层和第二源/漏层之间的半导体层可以在最终器件中保留或去除。栅堆叠可以在该外延层上延伸，沟道区可以形成在该外延层面对栅堆叠的侧壁处。于是，沟道尺度或栅长可以至少部分地通过半导体层的厚度(可以通过外延生长而很好地控制)限定。该外延层可以较薄，并形成纳米片或纳米线，且因此沟道区形成在纳米片或纳米线中(存储器件成为纳米片或纳米线器件)。这种情况下，可以实现良好的短沟道效应控制。另外，如下所述，在该外延层中，还可以形成超陡后退阱(Super Steep Retrograded Well，SSRW)，这有助于控制短沟道效应。

栅堆叠可以包括存储功能层，例如浮栅、电荷捕获或铁电类型。具体地，存储功能层可以包括电荷捕获材料、浮栅、铁电材料中至少之一。

这种竖直型存储器件例如可以如下制造。例如，可以在衬底上没置第一源/漏层、半导体层和第二源/漏层的叠层。在该叠层的侧壁上可以形成栅堆叠。考虑到与该叠层中的至少一部分层的电接触，栅堆叠可以形成在该叠层在周向上的一部分侧壁(例如，仅一侧的侧壁)上，而周向上的其余位置(例如，另一侧，特别是可以与栅堆叠相对)可以留给接触部。栅堆叠形成空间的限定可以与隔离层的形成结合在一起。例如，可以在衬底上形成围绕该叠层的侧壁的隔离层，并在隔离层中掏出用于栅堆叠的空间(例如，如上所述，该叠层的仅一侧的空间)。该空间应露出该叠层的部分侧壁，以便随后在该空间中形成的栅堆叠可以直接面对这部分侧壁。可以在该空间中形成带存储功能层的栅堆叠，以实现存储器件。

该叠层可以通过外延生长来形成。于是，其中每一层特别是半导体层的厚度可以很好地控制。该叠层中的各层在生长时可以被原位掺杂，以便实现所需的掺杂特性。例如，第一源/漏层和第二源/漏层可以重掺杂，以实现源/漏区；而半导体层可以轻掺杂或未有意掺杂，以实现沟道区。

该叠层中的半导体层自身可以用作沟道层。或者，可以在该叠层在隔离层的所述空间中露出的侧壁上另外生长外延层，并可以在该外延层中形成沟道区。沟道的尺度或栅长至少部分地由该半导体层的厚度确定，故而可以较好地控制。

在生长外延层的情况下，可以通过选择外延层的材料，来改进器件特性。另外，还可以进行退火，使第一源/漏层、沟道层(如果被掺杂的话)、第二源/漏层中的掺杂剂分别扩散到外延层与之在横向上相邻的部分中。可以控制退火的工艺参数，使得在外延层在高度上处于第一源漏层与第二源漏层之间的部分(对应于沟道区)可以形成SSRW。另外，在生长外延层之后，还可以去除半导体层。

本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。

图1(a)至6示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图。

如图1(a)和1(b)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。

在衬底1001上，可以通过例如外延生长，依次形成第一源/漏层1003、沟道层1005和第二源/漏层1007。第一源/漏层1003和第二源/漏层1007可以限定源漏区，例如可以通过掺杂(例如，在生长时原位掺杂)而在其中形成源/漏区，其厚度例如可以为约20nm-50nm。沟道层1005可以限定栅长，其厚度可以对应于希望形成的栅长，例如为约15nm-100nm。衬底1001上所生长的各层可以是单晶的半导体层。

第一源/漏层1003、沟道层1005和第二源/漏层1007可以包括各种合适的半导体材料，例如元素半导体材料如Si或Ge、化合物半导体材料如SiGe等。通常，第一源/漏层1003和第二源/漏层1007可以包括相同的半导体材料，而沟道层1005可以包括与第一源/漏层1003和第二源/漏层1007相同或不同的材料。在该示例中，第一源/漏层1003、沟道层1005和第二源/漏层1007均可以包括Si。第一源/漏层1003、沟道层1005和第二源/漏层1007可以形成体材料堆叠。

在生长第一源/漏层1003和第二源/漏层1007时，可以对它们进行原位掺杂，以便随后形成源/漏区。例如，对于n型器件，可以进行n型掺杂；对于p型器件，可以进行p型掺杂。掺杂浓度可以为例如约1E19-1E21 cm

另外，沟道层1005可以并未有意掺杂，或者通过在生长时原位掺杂而被轻掺杂，以调节器件阈值电压(V

由于各层分别掺杂，因此它们之间可以具有掺杂浓度界面。

另外，为构图目的，还可以在第二源/漏层1007上通过例如淀积，形成硬掩模层1009。考虑到随后工艺中的刻蚀选择性，硬掩模层1009可以包括氮化物(例如，氮化硅)，厚度例如为约50nm-200nm。

接下来，可以限定器件的有源区。例如，如图2(a)和2(b)所示，可以在硬掩模层1009上涂覆光刻胶1011，通过光刻(曝光和显影)将光刻胶1011构图为所需形状(在该示例中，大致矩形)，并以构图后的光刻胶1011为掩模，依次对硬掩模层1009、第二源/漏层1007、沟道层1005和第一源/漏层1003进行选择性刻蚀如反应离子刻蚀(RIE)。RIE可以进行到衬底1001中。于是，刻蚀后的第一源/漏层1003、沟道层1005和第二源/漏层1007可以呈柱状(在本示例中，截面为矩形的柱状)。RIE例如可以沿大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶1011。

在此，第一源/漏层1003、沟道层1005和第二源/漏层1007各自的竖直侧壁可以在竖直方向上大致对齐，或者说，实质上共面。

当然，有源区的形状不限于此，而是可以根据设计布局形成其他形状。例如，在俯视图中，有源区可以呈圆形、椭圆形、方形、多边形等。

可以在有源区周围形成隔离层，以实现电隔离。例如，如图3(a)和3(b)所示，可以在衬底1001上淀积电介质材料如氧化物(例如，氧化硅)，并对淀积的电介质材料进行平坦化处理如化学机械抛光(CMP)(CMP可以停止于硬掩模层1009)，以形成隔离层1013。于是，隔离层1013可以围绕有源区的外周，并覆盖有源区的侧壁。

在隔离层1013中，可以限定栅堆叠的形成空间。例如，可以在隔离层1013和硬掩模层1009上形成光刻胶1015，并通过光刻将光刻胶1015构图为露出隔离层1013与有源区相邻的一部分，然后对隔离层1013的露出部分进行回蚀如RIE。回蚀后隔离层1013的顶面可以低于沟道层1005的底面(或者，第一源/漏层1003的顶面)，以便随后在隔离层1013上形成的栅堆叠能够与沟道层1005的整个厚度相交迭。之后，可以去除光刻胶1015。

如图3(a)所示，在该示例中，栅堆叠的形成空间在有源区的一侧(图中左侧)，并且面向有源区的这一侧在横向上(图中纸面内的竖直方向上)延伸范围超出有源区，以便随后在该空间中形成的栅堆叠能够在横向上与沟道层1005的整个范围相交迭。

然后，可以在上述空间中形成栅堆叠。在此，要形成存储器件，可以通过栅堆叠来实现存储功能。例如，栅堆叠中可以包括存储结构，如浮栅、电荷捕获层或铁电材料等。

如图4(a)和4(b)所示，可以在隔离层1013上例如通过淀积，依次形成存储功能层1017和栅导体层1019。存储功能层1017可以大致共形的方式形成，栅导体层1019可以填充上述空间中形成存储功能层1017之后剩余的空隙。可以对形成的栅导体层1019和存储功能层1017进行平坦化处理如CMP(例如可以停止于硬掩模层1009)，从而栅导体层1019和存储功能层1017可以留于上述空间中，形成栅堆叠。

例如，存储功能层1017可以包括第一电介质层-电荷捕获层-第二电介质层的堆叠。第一电介质层和第二电介质层可以包括例如厚度为约1nm-10nm的氧化物，电荷捕获层可以包括例如厚度为约2nm-15nm的氮化物。或者，存储功能层1017可以包括电介质层-铁电材料层的堆叠。电介质层可以包括例如厚度为约1nm-10nm的氧化物，铁电材料层可以包括例如厚度为约2nm-15nm的HfZrO。栅导体层1019可以包括例如(掺杂的)多晶硅或金属栅材料。

根据实施例，存储功能层1017从栅导体层1019的底面延伸到栅导体层1019的侧壁上，并介于栅导体层1019的侧壁与隔离层1013之间。

如图4(b)所示，根据实施例的存储器件可以包括第一源/漏层1003、沟道层1005和第二源/漏层1007的叠层。栅堆叠(1017/1019)位于该叠层的一侧，与该叠层特别是其中的沟道层1005相对。沟道层1005中形成的沟道区可以连接相对两端第一源/漏层1003和第二源/漏层1007中形成的源/漏区，沟道区可以受栅堆叠的控制。

栅堆叠特别是其中的存储功能层1017沿着沟道层1005的侧壁延伸，并进一步延伸(可以在沟道层1005的侧壁所在的平面内延伸)到第一源/漏层1003和第二源/漏层1007的侧壁上。于是，栅堆叠在竖直方向上与沟道层1005的整个厚度相交迭，从而该器件的栅长可以由沟道层1005的厚度确定。在该示例中，栅堆叠面向有源区这一侧的侧壁在整个竖直高度上实质上在有源区在这一侧的侧壁所在的平面上。

接下来，可以对第一源/漏层1003、沟道层1005和第二源/漏层1007的形状进行调整，以便于后继互连制作。例如，如图5所示，可以通过刻蚀如RIE，在有源区特别是其远离栅堆叠一侧形成阶梯结构，以限定随后将要形成的接触部的着落垫(landing pad)。本领域存在多种方式来形成这种阶梯状着落垫，在此不再赘述。

然后，如图6所示，可以在衬底上形成层间电介质层1021。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1021。在层间电介质层1021(以及隔离层1013)中，可以形成到第一源/漏层1003中形成的源/漏区的接触部1029-1、到第二源/漏层1007中形成的源/漏区的接触部1029-2以及到栅导体层1019的接触部1029-3。另外，还可以形成到沟道层1005的体接触部1029-4。通过体接触部1029-4，可以施加体偏置，并因此控制例如器件的阈值电压。这些接触部可以通过在层间电介质层1021(以及隔离层1013)中刻蚀孔洞，并在其中填充导电材料如金属来形成。

图7(a)至8示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。以下，将主要描述该实施例与上述实施例之间的不同之处，其余工艺可以参见以上实施例中的描述。在该实施例中，以浮栅的形式来形成存储结构。

在如以上结合图1(a)至3(b)所述形成隔离层1013并在其中限定了栅堆叠形成空间之后，如图7(a)和7(b)所示，可以通过例如淀积，形成第一电介质层2017-1，并在第一电介质层2017-1上形成浮栅层2017-2。第一电介质层2017-1可以大致共形的方式形成，例如为约1nm-10nm厚的氧化物。另外，浮栅层2017-2可以包括例如厚度为约1nm-15nm的(掺杂)多晶Si或金属栅材料。为减小寄生电容，浮栅层2017-2可以形成为侧墙(spacer)形式。例如，可以通过淀积如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地形成一薄膜，然后沿大致垂直于衬底表面的方向对该薄膜进行RIE，来得到侧墙形式的浮栅层2017-2。应确保浮栅层2017-2能够至少与沟道层1005的侧壁相交迭，以便其中储存的电荷能够更好地影响沟道并因此控制阈值电压。于是，浮栅层2017-2在竖直方向上应延伸超出沟道层1005的侧壁的范围，也即，浮栅层2017-2的顶面所在的高度应不低于优选高于沟道层1005的顶面(或者，第二源/漏层1007的底面)，底面所在的高度应不高于优选低于沟道层1005的底面(或者，第一源/漏层1003的顶面)。另外，在形成浮栅层2017-2时可以结合使用光刻胶，以至少部分地去除其并非面对沟道层1005的部分，例如图7(a)中虚线圈所示的部分，以降低寄生电容。

注意，在图7(a)和7(b)中，仅为图示方便起见，没有示出第一电介质层2017-1在硬掩模层1009顶面上方延伸的部分，该部分可以在随后形成栅导体层的平坦化工艺中被去除。

然后，如图8所示，可以进一步形成第二电介质层2017-3。第二电介质层2017-3可以大致共形的方式形成，例如为约1nm-10nm厚的氧化物。第一电介质层2017-1和第二电介质层2017-3将浮栅层2017-2包封，从而使浮栅层2017-2电浮置。第一电介质层2017-1、浮栅层2017-2和第二电介质层2017-3的叠层形成了该实施例中的存储功能层。然后，同上述实施例一样，可以在存储功能层上形成栅导体层1019。之后，可以如同上述实施例那样进行后继工艺。

图9示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。以下，将主要描述该实施例与上述实施例之间的不同之处，其余工艺可以参见以上实施例中的描述。

在如以上结合图1(a)至3(b)所述形成隔离层1013并在其中限定了栅堆叠形成空间之后，如图9所示，可以通过例如选择性外延生长，在有源区的露出表面上形成另一半导体层3005e。例如，半导体层3005e可以包括厚度为约3nm-20nm的Si。可以选择半导体层3005e的材料和厚度，以改进器件性能。例如，半导体层3005e可以包括不同于第一源/漏层1003、沟道层1005和第二源/漏层1007(在该示例中，均为Si)的材料，如Ge、IV-IV族化合物半导体如SiGe、III-V族化合物半导体等，以改进载流子迁移率或者降低漏电流。

根据另一实施例，还可以形成SSRW。例如，可以进行退火处理，使第一源/漏层1003、沟道层1005和第二源/漏层1007中的掺杂剂扩散到与之相邻的半导体层3005e中，从而在半导体层3005e中形成掺杂分布。在此，由于半导体层3005e较薄，因此其中的掺杂分布可以主要由来自第一源/漏层1003、沟道层1005和第二源/漏层1007的横向扩散决定，而可以不考虑或忽略竖直方向上的扩散。因此，在半导体层3005e的在高度上与第一源/漏层1003相对应的部分中，可以具有由源自第一源/漏层1003的掺杂剂确定的掺杂特性(并可以限定源/漏区)；在半导体层3005e的在高度上与沟道层1005相对应的部分中，可以具有由源自沟道层1005的掺杂剂确定的掺杂特性(并可以限定沟道区)；在半导体层3005e的在高度上与第二源/漏层1007相对应的部分中，可以具有由源自第二源/漏层1007的掺杂剂确定的掺杂特性(并可以限定源/漏区)。

可以控制退火工艺的处理条件如退火时间等，使得在半导体层3005e与沟道层1005相邻的部分(即，上述沟道区)中，在横向上半导体层3005e远离沟道层1005一侧的侧壁(及其附近)处的掺杂浓度低于邻近沟道层1005一侧的侧壁(及其附近)的掺杂浓度。于是，可以形成SSRW，并可以获得良好的短沟道效应控制。

之后，可以如同上述实施例那样进行后继工艺。例如，形成包括浮栅、电荷捕获层或铁电材料等的存储功能层，并形成栅导体层。

图10至12示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意。以下，将主要描述该实施例与上述实施例之间的不同之处，其余工艺可以参见以上实施例中的描述。

如以上结合图1(a)和1(b)所述，可以形成第一源/漏层1003、沟道层1005′和第二源/漏层1007。在该实施例中，沟道层1005′可以包括相对于第一源/漏层1003和第二源/漏层1007具有刻蚀选择性的材料，如SiGe。该沟道层1005′随后可以被去除，因此也可以被称为牺牲层。然后，如以上结合图1(a)至3(b)所述，形成隔离层1013并在其中限定栅堆叠形成空间。如图10所示，可以通过例如选择性外延生长，在有源区的露出表面上形成另一半导体层4005e。对此，可以进一步参见以上结合图9关于半导体层3005e的描述。在该示例中，半导体层4005e可以包括相对于牺牲层1005′具备刻蚀选择性的材料，如Si。

之后，如图11所示，如同上述实施例，可以形成存储功能层1017和栅导体层1019。如上所述，存储功能层1017可以包括浮栅、电荷捕获层或铁电材料等。

然后，如图12所示，可以通过选择性刻蚀硬掩模层1009和第二源/漏层1007，来露出牺牲层1005′。可以通过选择性刻蚀，去除牺牲层1005′。如以上结合图9所述，可以通过退火处理，使第一源/漏层1003和第二源/漏层1007中的掺杂剂扩散到与之相邻的半导体层4005e中。该退火处理可以在去除牺牲层1005′之后进行，也可以在去除牺牲层1005′之前进行(这种情况下，牺牲层1005′中的掺杂剂也可以扩散到半导体层4005e与之相邻的部分中，并可以形成SSRW)。之后，如以上结合图6所述，可以形成层间电介质层4021，并可以形成接触部1029-1至1029-3。在此，层间电介质层4021可以填充由于牺牲层1005′的去除而留下的空隙。另外，在该示例中，可以不设置体接触部1029-4。

在该实施例中，沟道区可以形成在薄的半导体层4005e中，半导体层4005e可以呈纳米片或纳米线的形式，因此该器件可以成为纳米片或纳米线器件，于是可以实现良好的短沟道效应控制和功耗降低。

根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备或移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。