封装结构及其制造方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种封装结构及其制造方法。

背景技术

在半导体器件中，部分器件的有源区域需要提供空腔环境以保证正常工作，因此，器件制备或封装过程中，相应需要在器件的有源区域形成空气隙，例如滤波器、MEMS器件等。

以滤波器中的声表面波(surface acoustic wave，SAW)滤波器为例，SAW滤波器是利用压电效应和声表面波传播的物理特性制成的滤波专用器件。在SAW 滤波器中，信号经过电-声-电的两次转换，从而实现选频特性。SAW滤波器具有工作频率高、制造工艺简单、制造成本低、频率特性一致性高等优点，其应用领域从最开始的军用雷达发展至今几乎遍及整个无线电通讯，特别是随着移动通讯技术的高速发展，更进一步地推动了SAW技术的发展。

在目前SAW滤波器的过程中，至少要用到上盖，即将SAW滤波器芯片用上盖封住，从而在SAW滤波器的有源区域形成空气隙。

发明内容

本发明实施例解决的问题是提供一种封装结构及其制造方法，提高封装结构的良率。

为解决上述问题，本发明实施例提供一种封装结构的制造方法，包括：提供器件晶圆，所述器件晶圆包括多个半导体芯片，所述半导体芯片包括有源区域和输入/输出电极区域；提供多个分立的芯片级覆盖基板，所述芯片级覆盖基板适于与所述半导体芯片一一对应；在所述器件晶圆或所述芯片级覆盖基板上形成粘合层，所述粘合层中形成有第一开口，所述第一开口适于与所述有源区域一一对应；利用所述粘合层使所述芯片级覆盖基板和所述器件晶圆相结合，所述半导体芯片与所述芯片级覆盖基板在所述第一开口的位置处围成第一空腔，所述第一空腔至少露出所述有源区域的一部分；在所述芯片级覆盖基板上形成互连结构，所述互连结构电连接所述输入/输出电极区域的输入/输出电极。

相应的，本发明实施例还提供一种封装结构，包括：器件晶圆，所述器件晶圆包括多个半导体芯片，所述半导体芯片包括有源区域和输入/输出电极区域；粘合层，位于所述器件晶圆上，所述粘合层中形成有第一开口，所述第一开口与所述有源区域一一对应，且所述第一开口至少露出所述有源区域的一部分；多个分立的芯片级覆盖基板，位于所述粘合层上，所述芯片级覆盖基板与所述半导体芯片一一对应，其中，所述芯片级覆盖基板与所述半导体芯片在所述第一开口的位置处围成空腔。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供一种封装结构的制造方法，该制造方法包括提供多个分立的芯片级覆盖基板，所述芯片级覆盖基板适于与所述半导体芯片一一对应，并利用位于所述芯片级覆盖基板和器件晶圆之间的粘合层使所述芯片级覆盖基板和器件晶圆相结合，与将晶圆级覆盖基板(即cap wafer)与器件晶圆相结合的方案相比，通过采用芯片级覆盖基板，能够起到应力释放的作用，从而有利于减小器件晶圆的晶圆翘曲度，相应改善由晶圆翘曲所引起的光刻偏移和器件晶圆发生碎片的问题，进而提高封装结构的良率。

附图说明

图1至图10是本发明封装结构的制造方法一实施例中各步骤对应的结构示意图；

图11是本发明封装结构一实施例的结构示意图。

具体实施方式

由背景技术可知，对空气隙型半导体器件而言，需要在器件的有源区域形成空气隙。以SAW滤波器为例，通过在有源区域形成空腔，使得滤波器中的声波在无干扰的情况下传播，以保证滤波器的正常工作。

SAW滤波器的一种常用封装工艺是裸片级声表封装(Die-Sized SAW Packaging，DSSP)工艺。该工艺的一种具体方式是采用材料为硅的晶圆级覆盖基板与SAW滤波器所对应的器件晶圆进行键合，从而降低形成互连结构的工艺难度。但是，SAW滤波器所对应的器件晶圆的衬底的材料通常为铌酸锂 (LiNbO3)或钽酸锂(LiTaO3)，这两种材料与硅的热膨胀系数差异较大，从而导致器件晶圆的翘曲度变高，进而导致器件晶圆在封装过程中容易发生碎片，或者，在后续制程中引起光刻偏移的问题，上述两个问题均会导致封装结构的良率下降。

为了解决所述技术问题，本发明实施例提供一种封装结构的制造方法，包括：提供器件晶圆，所述器件晶圆包括多个半导体芯片，所述半导体芯片包括有源区域和输入/输出电极区域；提供多个分立的芯片级覆盖基板，所述芯片级覆盖基板适于与所述半导体芯片一一对应；在所述器件晶圆或所述芯片级覆盖基板上形成粘合层，所述粘合层中形成有第一开口，所述第一开口适于与所述有源区域一一对应；利用所述粘合层使所述芯片级覆盖基板和所述器件晶圆相结合，所述半导体芯片与所述芯片级覆盖基板在所述第一开口的位置处围成第一空腔，所述第一空腔至少露出所述有源区域的一部分；在所述芯片级覆盖基板上形成互连结构，所述互连结构电连接所述输入/输出电极区域的输入/输出电极。与将晶圆级覆盖基板与器件晶圆相结合的方案相比，通过采用芯片级覆盖基板，能够起到应力释放的作用，从而有利于减小器件晶圆的晶圆翘曲度，相应改善由晶圆翘曲所引起的光刻偏移和器件晶圆发生碎片的问题，进而提高封装结构的良率。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图10是本发明封装结构的制造方法第一实施例中各步骤对应的结构示意图。

参考图1，提供器件晶圆100，所述器件晶圆100包含有多个半导体芯片 105，所述半导体芯片105包括有源区域(active zone)110和输入/输出(I/O)电极区域120。

所述器件晶圆100包含有多个半导体芯片105，从而实现晶圆级封装，这有利于提高制作效率、降低制作成本，且有利于提高封装结构的可靠性。为了便于图示，本实施例仅示意出两个半导体芯片105。

本实施例中，所述器件晶圆100包括露出有源区域110和输入/输出电极区域120的晶圆正面100a、以及与所述晶圆正面100a相对的晶圆背面100b。

本实施例中，所述制造方法用于形成空气隙半导体器件封装结构，所述半导体芯片105可以包括滤波器芯片、MEMS芯片、图像传感器芯片或生物传感器芯片。具体的，所述滤波器芯片可以是声表面波(SAW)滤波器芯片或体声波 (bulk acoustic wave)滤波器芯片，其中，所述体声波滤波器芯片可以包括反射阵型体声波(BAW-SMR)滤波器芯片、横膈膜型薄膜体声波(film bulk acoustic resonator，FBAR)滤波器芯片或空气隙型薄膜体声波滤波器芯片。

声表面波是声波在物体表面有限深度内进行传播，沿固体与空气界面传播，同时，声表面波是一种能量集中在介质表面传播的弹性波；体声波利用的是体声波信号在不同介质传播时，在两电极与空气的交界处发生反射，体声波与载体表面形成一个空气腔体，从而将声波限制在压电振荡腔内。因此，对于声表面波和体声波来说，都需要在与载体的交界面处形成一个密闭的腔体，用于限制声波的传播路径。

本实施例以所述半导体芯片105为声表面波滤波器芯片为例，介绍空气隙型半导体器件封装结构的制造方法。

本实施例中，所述器件晶圆100的衬底为压电基板(piezoelectric substrate)，从而使声表面波滤波器芯片能够利用压电效应进行滤波处理。本实施例中，所述器件晶圆100的衬底的材料为铌酸锂或钽酸锂。铌酸锂或钽酸锂能够提供非常高的机电耦合系数，能够用于制造呈现大约50％的相对带宽的滤波器。

所述有源区域110作为SAW滤波器用于实现滤波功能的工作区，SAW滤波器芯片需要在晶圆正面100a的有源区域110上方形成一空腔以保护有源区域 110，将声波限制在所述空腔内，所述空腔作为压电振荡腔，从而保障声表面波滤波器芯片的正常工作。因此，所述有源区域110包括设置有叉指换能器 (interdigital transducers，IDT)的区域。本实施例中，半导体芯片105的数量为多个，且多个半导体芯片105集成于器件晶圆100中，因此，所述器件晶圆100 包含有多个有源区域110。

所述输入/输出电极区域120形成有输入/输出电极，所述输入/输出电极与有源区域110的叉指换能器电连接。作为一种示例，所述输入/输出电极区域120 位于所述有源区域110的周围。例如，所述半导体芯片100呈方形，在每一个所述半导体芯片100中，所述有源区域110呈方形，所述输入/输出电极区域120 位于所述有源区域110的四个角落处。

结合参考图2和图3，提供多个分立的芯片级覆盖基板210(如图3所示)，所述芯片级覆盖基板210适于与所述半导体芯片105(如图1所示)一一对应。

本实施例所述制造方法用于形成空气隙半导体器件，后续利用具有第一开口的粘合层使所述芯片级覆盖基板210和所述器件晶圆100相结合后，器件晶圆100中的半导体芯片110与芯片级覆盖基板210在第一开口的位置处围成第一空腔。所述芯片级覆盖基板210与所述半导体芯片105一一对应，所述芯片级覆盖基板210用于作为空气隙半导体器件的盖板，使得第一空腔用于作为空气隙，从而提供空腔工作环境。

其中，与将晶圆级覆盖基板和器件晶圆相结合的方案相比，芯片级覆盖基板210的尺寸更小，通过采用芯片级覆盖基板210，能够起到应力释放的作用，即使当芯片级覆盖基板210和器件晶圆100衬底的材料不同，也有利于减小因两者的热膨胀系数差异所产生的影响，从而有利于减小器件晶圆100的晶圆翘曲度，相应改善由晶圆翘曲所引起的光刻偏移和器件晶圆100碎片的问题，进而提高封装结构的良率。

本实施例中，所述芯片级覆盖基板210的材料为高阻硅，所述高阻硅的方块电阻大于或等于5000Ω/sq。

与有机材料相比，高阻硅的机械强度更高，从而提高芯片级覆盖基板210 的质量。

而且，在本实施例中，所述半导体芯片105为滤波器芯片，高阻硅的电阻率较高，能够获得传输射频信号时的低损耗的效果，从而改善封装结构的射频性能。

本实施例中，所述器件晶圆100的衬底的材料为铌酸锂或钽酸锂，这两种材料与硅的热膨胀系数差异较大，因此，通过采用芯片级覆盖基板210，而非晶圆级覆盖基板，能够显著减小器件晶圆100的晶圆翘曲度。

而且，后续使所述芯片级覆盖基板210和器件晶圆100相结合后，所述制造方法还包括：形成互连结构，所述互连结构电连接所述输入/输出电极区域120 的输入/输出电极。高阻硅材料是易于被刻蚀的材料，当形成互连结构的制程包括刻蚀所述芯片级覆盖基板210的步骤时，有利于降低刻蚀所述芯片级覆盖基板210的工艺难度，且能够缩短工艺时间、简化工艺步骤。

以下结合附图，描述所述芯片级覆盖基板210的一种形成方式。

如图2所示，提供晶圆级覆盖基板200，在所述晶圆级覆盖基板200中形成多个沟槽205，所述晶圆级覆盖基板200中被所述沟槽205环绕的部分用于作为芯片级覆盖基板210。

通过在所述晶圆级覆盖基板200中形成多个沟槽205，从而获得边长和厚度满足工艺需求的芯片级覆盖基板210，并为后续使所述芯片级覆盖基板210 相分离提供工艺基础。

具体地，形成所述沟槽205的步骤包括：在所述晶圆级覆盖基板200上形成掩膜层220，所述掩膜层220中形成有掩膜开口(未标示)，所述掩膜开口用于定义沟槽的形成位置；以所述掩膜层220为掩膜，刻蚀所述晶圆级覆盖基板 200，在所述晶圆级覆盖基板200中形成沟槽205。

后续通过对所述晶圆级覆盖基板200背向所述沟槽205的面进行减薄处理，从而使所述芯片级覆盖基板210相分离，因此，为了提高工艺可控性，以保证芯片级覆盖基板210的厚度能够达到预设厚度，所述沟槽205的深度大于芯片级覆盖基板210的预设厚度。

但是，所述沟槽205的深度和所述芯片级覆盖基板210的预设厚度的差值不宜过小，也不宜过大。如果该差值过小，为了使所有芯片级覆盖基板210相分离，容易出现芯片级覆盖基板210的实际厚度小于预设厚度的情况；如果该差值过大，则形成沟槽205的时间过长，从而导致制造效率的下降。为此，本实施例中，所述沟槽205的深度和所述芯片级覆盖基板210的预设厚度的差值为10微米至15微米。例如，该差值为12微米、13微米。

本实施例中，形成所述沟槽205后，去除所述掩膜层220。作为一种示例，所述掩膜层220的材料为光刻胶，相应采用灰化工艺去除所述掩膜层220。

本实施例中，利用刻蚀工艺，刻蚀所述晶圆级覆盖基板200，以形成沟槽 205。通过选用刻蚀工艺，有利于提高芯片级覆盖基板210的侧壁形貌质量和侧壁光滑度。

具体地，采用干法刻蚀工艺，刻蚀所述晶圆级覆盖基板200。干法刻蚀工艺具有各向异性刻蚀的特性，有利于进一步提高芯片级覆盖基板210的侧壁形貌质量。在其他实施例中，也可以采用湿法刻蚀工艺进行刻蚀。

本实施例中，所述芯片级覆盖基板210包括位于所述沟槽205开口一侧的第一面201。

作为一种示例，沿所述沟槽205顶部指向底部的方向上，所述沟槽205的纵截面形状是倒梯形，也就是说，所述沟槽205的顶部开口尺寸大于底部开口尺寸，从而降低刻蚀工艺的工艺难度，而且，这使得芯片级覆盖基板210的侧壁为斜面。

通过使芯片级覆盖基板210的侧壁为斜面，还能够提高封装工艺的灵活性，例如，使所述封装工艺适用于3D封装技术。也就是说，可以通过控制所述芯片级覆盖基板210的平面尺寸的方式，使芯片级覆盖基板210的平面尺寸较小。后续使芯片级覆盖基板210背向第一面201的面朝向器件晶圆100，并使所述芯片级覆盖基板210和器件晶圆100相结合后，所述芯片级覆盖基板210露出输入/输出电极区域，在这种情况下，互连结构中的再布线层保形覆盖芯片级覆盖基板210的侧壁，因此，所述芯片级覆盖基板210的侧壁为斜面，这提高了再布线层的台阶覆盖能力。

在其他实施例中，所述沟槽的纵截面形状也可以为其他形状，例如为矩形，所述沟槽的纵截面形状可以根据实际工艺需求进行设定。

如图3所示，对所述晶圆级覆盖基板200(如图2所示)背向所述沟槽205 (如图2所示)的面进行减薄处理，使所述芯片级覆盖基板210相分离。

具体地，利用减薄工艺进行减薄处理，所述减薄工艺可以包括化学机械研磨(CMP)、湿法刻蚀和干法刻蚀中的一种或多种工艺。

本实施例中，在所述减薄处理后，所述芯片级覆盖基板210中背向所述第一面201的面作为第二面202。

需要说明的是，为了保证所述减薄处理的正常进行，在进行所述减薄处理之前，还包括：将所述晶圆级覆盖基板200形成有所述沟槽205的面贴附于第一胶膜层300上，也就是说，将所述芯片级覆盖基板210的第一面201贴附于第一胶膜层300上。

所述第一胶膜层300用于为进行减薄处理提供工艺平台以及机械支撑。所述第一胶膜层300的粘度不宜过大，以便于后续将所述第一胶膜层300和芯片级覆盖基板210相分离。

本实施例中，第一胶膜层300为UV(Ultraviolet)胶膜。UV胶膜在未经紫外光照射前的粘度较高，经紫外光照射后粘度显著下降，易于降解所述第一胶膜层300和芯片级覆盖基板210之间的粘性，从而去除所述第一胶膜层300。

具体地，所述第一胶膜层300还贴附于直径较大的第一晶圆架310底部，通过所述第一晶圆架310，以起到绷膜的作用。

如图4所示，还需要说明的是，对所述晶圆级覆盖基板200(如图2所示) 背向所述沟槽205(如图2所示)的面进行减薄处理后，还包括：将所述芯片级覆盖基板210的第二面202贴附于贴附于第二胶膜层320上。

具体地，所述第二胶膜层320还贴附于直径较大的第二晶圆架330底部，通过所述第二晶圆架330，以起到绷膜的作用。

所述芯片级覆盖基板210的第一面201贴附于第一胶膜层300上，在这种状态下，从第二面202指向第一面201的方向上，所述芯片级覆盖基板210的纵截面呈倒梯形，因此，通过将所述芯片级覆盖基板210中尺寸更大的第二面 202贴附于第二胶膜层320上，以倒置所述芯片级覆盖基板210，后续从所述第二胶膜层320上取下所述芯片级覆盖基板210，并利用粘合层使所述芯片级覆盖基板210和器件晶圆100相结合后，所述芯片级覆盖基板210的第二面202 朝向器件晶圆100，使得从芯片级覆盖基板210指向器件晶圆100的方向上，所述芯片级覆盖基板210的纵截面呈梯形，也就是说，使得芯片级覆盖基板210 的侧壁和器件晶圆100表面的夹角为钝角。

本实施例中，将所述芯片级覆盖基板210的第二面202贴附于贴附于第二胶膜层320上后，采用紫外光照射所述第一胶膜层300(如图3所示)，以降低第一胶膜层300和芯片级覆盖基板210之间的粘性，从而去除第一胶膜层300。

在另一些实施例中，根据实际情况，无需将所述芯片级覆盖基板的第二面 202贴附于贴附于第二胶膜层上，直接从第一胶膜层上取下所述芯片级覆盖基板，并利用粘合层使所述芯片级覆盖基板和器件晶圆相结合。

在其他实施例中，在形成芯片级覆盖基板的制程中，也可以不形成沟槽，直接通过切割方式获得芯片级覆盖基板。具体地，提供多个分立的芯片级覆盖基板的步骤包括：提供晶圆级覆盖基板；对所述晶圆级覆盖基板进行减薄处理，使所述晶圆级覆盖基板的厚度达到预设厚度；对所述晶圆级覆盖基板进行减薄处理后，对所述晶圆级覆盖基板进行切割处理(例如：机械切割或激光切割)，形成多个分立的芯片级覆盖基板。相应的，在这种情况下，对所述晶圆级覆盖基板进行减薄处理后，对所述晶圆级覆盖基板进行切割处理之前，将减薄处理后的晶圆级覆盖基板的任一面贴附于一层胶膜层上。所述胶膜层用于为进行减薄处理提供工艺平台以及机械支撑，而且，在切割处理后，可直接从所述胶膜层上取下所述芯片级覆盖基板。

参考图5，在所述器件晶圆100上形成粘合层150，所述粘合层150中形成有第一开口121，所述第一开口121适于与所述有源区域110一一对应。

所述粘合层150形成在器件晶圆100上，以实现晶圆级的形成方式，从而提高形成粘合层150的效率。粘合层150的材料为可被图形化且具有黏附力的材料，用于实现器件晶圆100和芯片级覆盖基板210(如图4所示)的结合。

所述粘合层150中形成的第一开口151与半导体芯片105的有源区域110 一一对应，以便于后续利用粘合层150使器件晶圆100和芯片级覆盖基板210 相结合时，所述第一开口151与有源区域110相对准，从而使芯片级覆盖基板 210和半导体芯片105在第一开口151的位置处围成第一空腔。

本实施例中，所述粘合层150的材料为光敏性材料，因此，可利用光刻工艺进行图形化的方式来形成第一开口151，这不仅有利于降低形成第一开口151 的工艺复杂度，还有利于提高第一开口151的形貌质量、尺寸精度和位置精度，此外，还能减小半导体芯片105在图形化的过程中受到的损伤，从而保证半导体芯片105的完整性。

本实施例中，所述粘合层150的材料为干膜(dry film)。干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光敏性聚合物材料，且干膜是一种永久键合膜，干膜的粘结强度较高，这提高了后续芯片级覆盖基板210和半导体芯片105之间的粘结力，这相应提高了第一空腔的密封性。在其他实施例中，所述粘合层的材料还可以聚酰亚胺(PI)、苯并环丁烯(BCB) 或聚苯并恶唑(PBO)。

具体地，形成所述粘合层150的步骤包括：在所述器件晶圆100上形成粘合材料层(图未示)，所述粘合材料层的材料为光敏性材料；利用光刻工艺图形化所述粘合材料层，图形化后的所述粘合材料层用于作为粘合层150。

本实施例中，所述粘合层150中形成有多个第一开口151，所述第一开口 151适于与半导体芯片105的有源区域110一一对应。

本实施例中，所述粘合层150中还形成有第二开口152，所述第二开口152 适于与半导体芯片105的输入/输出电极区域120一一对应。相应的，器件晶圆 100和芯片级覆盖基板210通过粘合层150相结合后，半导体芯片105与芯片级覆盖基板210能够在第二开口152的位置处围成第二空腔，从而降低后续形成互连结构的工艺复杂度。

需要说明的是，本实施例中，在保证器件晶圆100和芯片级覆盖基板210 之间的结合力的前提下，所述粘合层150覆盖较小区域的器件晶圆100，即所述粘合层150中不仅形成有第一开口151和第二开口152，所述粘合层150还暴露出所述半导体芯片105的边缘区域。

在另一些实施例中，根据实际工艺需要，粘合层仅露出第一开口和第二开口位置处的器件晶圆，粘合层覆盖剩余区域的器件晶圆；或者，粘合层中仅形成有第一开口，且粘合层覆盖剩余区域的器件晶圆；或者，粘合层中仅形成有第一开口，且粘合层暴露出半导体芯片的边缘区域。

在又一些实施例中，粘合层中仅形成有第一开口，且粘合层暴露出剩余区域的器件晶圆，即暴露出输入/输出电极区域以及半导体芯片的边缘区域。

在其他实施例中，粘合层也可以形成在芯片级覆盖基板上，粘合层在芯片级覆盖基板上的形成位置根据粘合层与器件晶圆的相对位置关系而定。相应的，在形成粘合层的过程中，粘合材料层形成在芯片级覆盖基板上。

本实施例中，所述粘合层150的厚度直接决定后续形成的第一空腔的厚度，所述第一空腔的厚度与滤波器的谐振频率有关，因此，可以根据滤波器所需要的谐振频率来设定所述粘合层150的厚度。作为一种示例，所述粘合层150的厚度可以为2μm至200μm，例如为50μm或80μm或100μm。

参考图6，利用粘合层150使芯片级覆盖基板210和器件晶圆100相结合，所述半导体芯片105与芯片级覆盖基板210在第一开口151(如图5所示)的位置处围成第一空腔130，所述第一空腔130至少露出有源区域110的一部分。

具体地，从所述第二胶膜层320(如图4所示)上取下所述芯片级覆盖基板210后，将所述芯片级覆盖基板210置于所述粘合层150上，从而使芯片级覆盖基板210和器件晶圆100相结合。

所述粘合层150具有黏性，因此，芯片级覆盖基板210和器件晶圆100通过粘合层150相结合后，所述芯片级覆盖基板210起到了盖板的作用，所述芯片级覆盖基板210与半导体芯片105在第一开口121的位置处围成第一空腔 130，即第一空腔130与有源区域110对准，第一空腔130用于作为空气隙，从而为有源区域110提供空腔工作环境。因此，后续无需额外利用盖板密封来提供有源区域210所需的空腔环境，这不仅简化了封装工艺(相应提高了制作效率)，还能减小封装体积。

作为一种示例，所述第一空腔130的面积与半导体芯片205的有源区域110 的面积相等，且第一空腔130与有源区域110完全对准。在其他实施例中，所述第一空腔的面积也可以与有源区域的面积不相等，只要所述第一空腔至少露出部分的有源区域即可。

本实施例中，半导体芯片105与芯片级覆盖基板210还在第二开口152(如图5所示)的位置处围成第二空腔140，第二空腔140至少露出输入/输出电极区域120的一部分，也就是说，第二空腔140与输入/输出电极区域120对准，所述第二空腔140为后续形成电连接输入/输出电极的互连结构提供空间位置。同理，所述第二空腔140的面积与输入/输出电极区域120的面积可以相等，也可以不相等，只要所述第二空腔140至少露出部分的输入/输出电极区域120即可。作为一种示例，第二空腔140与输入/输出电极区域120的中心区域对准。

结合参考图7，所述制造方法还包括：在所述芯片级覆盖基板210中形成与第二开口152相连通的第三开口211，所述第三开口211和第二开口152用于构成导电开口160。

所述粘合层150中还形成有第二开口152，所述第二开口152适于与输入/ 输出电极区域150相对应，因此，通过形成第三开口211，以形成贯穿芯片级覆盖基板210和粘合层150的导电开口160，所述导电开口160用于为互连结构的形成提供空间位置。

需要说明的是，形成互连结构的制程包括形成再布线层的步骤，因此，通过在粘合层150中形成第二开口152，在芯片级覆盖基板210中形成与第二开口152相连通的第三开口211，以构成导电开口160，后续在所述导电开口160 中形成再布线层，避免再布线层的形成质量受到芯片级覆盖基板210侧壁形貌质量的影响，进而提高形成芯片级覆盖基板210的工艺灵活性。

本实施例中，所述第三开口211的开口尺寸大于所述第二开口152的开口尺寸，后续形成互连结构时，有利于降低再布线层在所述导电开口160中形成难度，提高其形成质量，从而提高互连结构的形成质量、以及互连结构与输入/ 输出电极区域120的输入/输出电极的电连接性能。

具体地，采用包括涂布光刻胶、曝光和显影的光刻工艺，形成光刻胶掩膜 (图未示)，经由所述光刻胶掩膜刻蚀所述芯片级覆盖基板210。在形成所述第三开口211后，通过灰化工艺，去除所述光刻胶掩膜。

本实施例中，利用干法刻蚀工艺刻蚀所述芯片级覆盖基板210，形成所述第三开口211。干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高第三开口 211的侧壁形貌质量，从而为后续形成互连结构提供良好的界面基础，而且，通过选用刻蚀工艺，有利于提高第三开口211的尺寸精度和位置精度。

结合参考图8，在所述芯片级覆盖基板210中形成与第二开口152相连通的第三开口211后，所述制造方法还包括：形成钝化层400，所述钝化层400 保形覆盖所述粘合层150的侧壁和顶面、所述芯片级覆盖基板210的侧壁和顶面、以及所述导电开口160的侧壁。

后续利用凸点(bump)工艺形成互连结构，所述钝化层400用于在凸点工艺过程中起到缓冲应力的作用。

相应的，为了使所形成的互连结构与所述输入/输出电极区域120的输入/ 输出电极实现电连接，所述钝化层400露出所述输入/输出电极。

本实施例中，所述钝化层400的材料为聚酰亚胺(polyimide)。

参考图9，在所述芯片级覆盖基板210上形成互连结构450，所述互连结构 450电连接输入/输出电极区域120的输入/输出电极。

所述互连结构450作为输入/输出电极的外接电极，从而为后续的封装工艺作为准备。

本实施例中，采用凸点工艺形成互连结构450。通过采用凸点工艺，便于进行后续的封装制程，并为后续实现倒装片(flip chip)键合做准备。

具体地，形成所述互连结构450的步骤包括：形成保形覆盖所述导电开口 160的底部和侧壁的再布线层410，所述再布线层410还覆盖所述导电开口160 两侧的所述芯片级覆盖基板210的部分顶面；在所述芯片级覆盖基板210顶面上的所述再布线层410的表面形成导电凸块420，所述导电凸块420和再布线层410构成所述互连结构450。

所述再布线层410用于将输入/输出电极引出。其中，与直接在导电开口中形成导电柱(pillar)的工艺相比，通过选用再布线层410，有利于降低工艺成本。

本实施例中，所述再布线层410保形覆盖所述导电开口160的底部和侧壁。在其他实施例中，根据所述导电开口的尺寸，位于所述导电开口侧壁的再布线层还可以相接触。

所述再布线层410的材料可以包括铜、铝、镍、金、银和钛中的一种或多种。本实施例中，所述再布线层410的材料为铜。作为一种示例，采用电镀工艺，形成所述再布线层410。

本实施例中，所述导电凸块420包括导电柱421以及位于所述导电柱421 顶部的焊球凸块422。

所述导电柱421的材料可以包括铜、铝、镍、金、银和钛中的一种或多种。作为一种示例，所述导电柱421的材料为铜，采用电镀工艺，形成所述导电柱 421。

具体地，在所述导电柱421上植球回流，以形成所述焊球凸块422。所述焊球凸块422的材料可以为锡焊料、银焊料或金锡合金焊料。本实施例中，所述焊球凸块422的材料为锡焊料。

需要说明的是，在其他实施例中，所述粘合层与同一半导体芯片中有源区和输入/输出电极区域之间的区域相对应，也就是说，利用所述粘合层使所述芯片级覆盖基板和所述器件晶圆相结合后，所述粘合层位于同一半导体芯片中的有源区和输入/输出电极区域120，所述芯片级覆盖基板、粘合层和器件晶圆在相邻两个所述半导体芯片的交界处围成导电开口，所述导电开口横跨相邻两个半导体芯片的输入/输出电极区域。

所述芯片级覆盖基板的尺寸较小，所述芯片级覆盖基板露出输入/输出电极区域，因此，后续无需对所述芯片级覆盖基板进行刻蚀，以露出输入/输出电极区域，从而满足不同的封装方式。

相应的，在所述芯片级覆盖基板上形成互连结构的步骤包括：形成保形覆盖所述导电开口的底部和侧壁的再布线层，所述再布线层还覆盖所述导电开口两侧的所述芯片级覆盖基板的部分顶面；在所述芯片级覆盖基板顶面上的所述再布线层的表面形成导电凸块，所述导电凸块和再布线层构成互连结构。也就是说，所述再布线层保形覆盖所述芯片级覆盖基板的侧壁、所述粘合层的侧壁以及所述第二开口露出的器件晶圆表面。

参考图10，形成所述互连结构450后，所述制造方法还包括：对所述器件晶圆100进行切割处理，形成多个分立的半导体芯片105(如图1所示)，且相结合的所述半导体芯片105和芯片级覆盖基板210用于构成半导体器件180。

作为一种示例，每一个半导体器件180包含一个半导体芯片105。

具体地，采用机械切割或激光切割的方式，进行所述切割处理。

相应的，本发明实施例还提供一种封装结构。参考图11，示出了本发明封装结构一实施例的结构示意图。

所述封装结构包括：器件晶圆500，所述器件晶圆500包括多个半导体芯片505，所述半导体芯片505包括有源区域510和输入/输出电极区域520；粘合层550，位于所述器件晶圆500上，所述粘合层550中形成有第一开口(未标示)，所述第一开口与所述有源区域510一一对应，且所述第一开口至少露出所述有源区域510的一部分；多个分立的芯片级覆盖基板610，位于所述粘合层550上，所述芯片级覆盖基板610与所述半导体芯片505一一对应，其中，所述芯片级覆盖基板610与所述半导体芯片505在所述第一开口的位置处围成空腔530；互连结构750，位于所述芯片级覆盖基板610上，所述互连结构750 电连接所述输入/输出电极区域510的输入/输出电极。

所述芯片级覆盖基板610和器件晶圆500相结合，与将晶圆级覆盖基板(即capwafer)与器件晶圆相结合的方案相比，通过采用芯片级覆盖基板610，能够起到应力释放的作用，即使当芯片级覆盖基板610和器件晶圆500衬底的材料不同，也有利于减小因两者的热膨胀系数差异所产生的影响，从而有利于减小器件晶圆500的翘曲度，相应改善由晶圆翘曲所引起的光刻偏移和器件晶圆 500发生碎片的问题，进而提高封装结构的良率。

半导体芯片505可以是滤波器芯片、MEMS芯片、图像传感器芯片或生物传感器芯片。具体的，滤波器芯片可以是声表面波滤波器芯片或体声波滤波器芯片。

作为一种示例，本实施例中的半导体芯片505为声表面波滤波器芯片。有源区域510作为声表面波滤波器用于实现滤波功能的工作区，声表面波滤波器芯片需要在晶圆正面的有源区域510上方形成一空腔530以保护有源区域510，将声波限制在所述空腔530内，所述空腔530作为压电振荡腔，从而保障声表面波滤波器芯片的正常工作。因此，所述有源区域510包括设置有叉指换能器的区域。

所述输入/输出电极区域520形成有输入/输出电极，所述输入/输出电极与有源区域520的叉指换能器电连接。

本实施例中，所述半导体芯片505的数量为多个，且所述多个半导体芯片 505集成于所述器件晶圆500，从而实现晶圆级封装，这有利于提高制作效率、降低制作成本，且有利于提高封装结构的可靠性。为了便于图示，本实施例仅示意出两个半导体芯片505。

相应的，本实施例中，所述器件晶圆500包含有多个有源区域510。

所述粘合层550的材料为可被图形化且具有黏附力的材料，用于实现芯片级覆盖基板610和器件晶圆500的结合。所述粘合层550中的第一开口与有源区域510相对准，从而使芯片级覆盖基板610和半导体芯片505在第一开口的位置处围成空腔530。

本实施例中，所述粘合层550的材料为光敏材料，因此，可利用光刻工艺进行图形化的方式来形成第一开口，这不仅有利于降低形成第一开口的工艺复杂度，还有利于提高空腔530的形貌质量、尺寸精度和位置精度。

本实施例中，所述粘合层550的材料为干膜。干膜的粘结强度较高，这提高了芯片级覆盖基板610和器件晶圆500之间的粘结力，这相应提高了空腔530 的密封性。在其他实施例中，所述粘合层的材料还可以聚酰亚胺、苯并环丁烯或聚苯并恶唑。

本实施例中，所述粘合层550中形成有多个第一开口，所述第一开口与半导体芯片505的有源区域510一一对应。

本实施例中，所述粘合层550中还形成有第二开口552，第二开口552适于与半导体芯片505的输入/输出电极区域520一一对应。

需要说明的是，本实施例中，在保证器件晶圆500和芯片级覆盖基板610 之间的结合力的前提下，所述粘合层550覆盖较小区域的器件晶圆500，即所述粘合层550中不仅形成有第一开口和第二开口552，所述粘合层550还暴露出所述半导体芯片505的边缘区域。

在另一些实施例中，根据实际工艺需要，所述粘合层仅露出第一开口和第二开口位置处的器件晶圆，所述粘合层覆盖剩余区域的器件晶圆。

本实施例中，所述粘合层550的厚度直接决定空腔530的厚度，所述空腔 530的厚度与滤波器的谐振频率有关，因此，可以根据滤波器所需要的谐振频率来设定所述粘合层550的厚度。作为一种示例，所述粘合层550的厚度可以为2μm至200μm，例如为50μm或80μm或100μm。

所述封装结构用于形成空气隙半导体器件，所述芯片级覆盖基板210用于作为空气隙半导体器件的盖板，使得空腔530用于作为空气隙，从而提供空腔工作环境。

本实施例中，所述芯片级覆盖基板610的材料为高阻硅，所述高阻硅的方块电阻大于或等于5000Ω/sq。

与有机材料相比，高阻硅的机械强度更高，从而提高芯片级覆盖基板610 的质量。

而且，在本实施例中，所述半导体芯片105为滤波器芯片，高阻硅的电阻率较高，能够获得传输射频信号时的低损耗的效果，从而改善封装结构的射频性能。

本实施例中，所述器件晶圆500的衬底的材料为铌酸锂或钽酸锂，这两种材料与硅的热膨胀系数差异较大，因此，通过采用芯片级覆盖基板610，能够显著减小器件晶圆600的晶圆翘曲度。

而且，形成互连结构的制程通常包括刻蚀所述芯片级覆盖基板610的步骤，因此，通过选用高阻硅，有利于降低刻蚀所述芯片级覆盖基板610的工艺难度，且能够缩短工艺时间、简化工艺步骤。

本实施例中，所述芯片级覆盖基板610中形成有与所述第二开口552相连通的第三开口611，所述第三开口611和第二开口552用于构成导电开口560。

所述导电开口560贯穿芯片级覆盖基板610和粘合层550，所述导电开口 560用于为互连结构750的形成提供空间位置

其中，形成互连结构750的制程包括形成再布线层710的步骤，因此，通过所述导电开口560，从而避免再布线层710的形成质量受到芯片级覆盖基板 610侧壁形貌质量的影响，进而提高形成芯片级覆盖基板610的工艺灵活性，例如：芯片级覆盖基板610可以采用刻蚀的方式形成，也可以采用切割的方式形成。

本实施例中，所述第三开口611的开口尺寸大于所述第二开口552的开口尺寸，有利于降低再布线层710在所述导电开口560中形成难度，提高其形成质量，从而提高互连结构750的形成质量、以及互连结构750与输入/输出电极区域520的输入/输出电极的电连接性能。

需要说明的是，所述封装结构还包括：钝化层700，所述钝化层700保形覆盖所述粘合层550的侧壁和顶面、所述芯片级覆盖基板610的侧壁和顶面、以及所述导电开口560的侧壁。

所述互连结构750通常采用凸点(bump)工艺形成，所述钝化层700用于在凸点工艺过程中起到缓冲应力的作用。

相应的，为了使互连结构750与所述输入/输出电极区域520的输入/输出电极实现电连接，所述钝化层700露出所述输入/输出电极。

本实施例中，所述钝化层700的材料为聚酰亚胺(polyimide)。

所述互连结构750作为输入/输出电极的外接电极，从而为后续的封装工艺作为准备。

本实施例中，所述互连结构750包括：再布线层710，保形覆盖所述导电开口560的底部和侧壁，所述再布线层710还覆盖所述导电开口560两侧的所述芯片级覆盖基板610的部分顶面；导电凸块720，位于所述芯片级覆盖基板 610顶面上的所述再布线层710的表面。

具体地，所述再布线层710位于所述钝化层700上。

所述再布线层710用于将输入/输出电极引出。其中，通过选用再布线层 710，有利于降低工艺成本。

所述再布线层710的材料可以包括铜、铝、镍、金、银和钛中的一种或多种。本实施例中，所述再布线层710的材料为铜。

本实施例中，所述导电凸块720包括导电柱721以及位于所述导电柱721 顶部的焊球凸块722。

所述导电柱721的材料可以包括铜、铝、镍、金、银和钛中的一种或多种。本实施例中，所述导电柱721的材料为铜。

所述焊球凸块722的材料可以为锡焊料、银焊料或金锡合金焊料。本实施例中，所述焊球凸块722的材料为锡焊料。

需要说明的是，在其他实施例中，在每一个半导体芯片中，所述粘合层位于有源区和输入/输出电极区域之间，即所述粘合层中形成有第二开口，所述第二开口横跨相邻两个半导体芯片的输入/输出电极区域。

所述芯片级覆盖基板位于所述第二开口的两侧，且在所述第二开口的位置处，所述芯片级覆盖基板、粘合层和器件晶圆围成导电开口，所述导电开口横跨相邻两个半导体芯片的输入/输出电极区域。所述芯片级覆盖基板的尺寸较小，所述芯片级覆盖基板露出所述输入/输出电极区域，因此，无需对所述芯片级覆盖基板进行刻蚀，以露出输入/输出电极区域。

相应的，所述互连结构包括：再布线层，保形覆盖所述导电开口的底部和侧壁，所述再布线层还覆盖所述导电开口两侧的所述芯片级覆盖基板的部分顶面；导电凸块，位于所述芯片级覆盖基板顶面上的所述再布线层的表面。也就是说，所述再布线层保形覆盖所述芯片级覆盖基板的侧壁、所述粘合层的侧壁以及所述第二开口露出的器件晶圆表面。

本实施例所述封装结构可以采用前述实施例的制造方法所形成，也可以采用其他制造方法所形成。对本实施例所述封装结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。