使用双向阶梯的逐块存储器阵列架构

本申请案涉及由艾瑞克N·李(Eric N.Lee)在2019年8月6日发布、标题为“包含阶梯结构的半导体装置结构及相关方法及电子系统(Semiconductor device structuresincluding staircase structures,and related methods and electronic systems)”的第10,373,970号美国专利，所述申请案的全部内容宛如全文陈述以引用方式并入本文中。

本申请案涉及由亚伦S·伊普(Aaron S.Yip)在2017年3月7日发布的标题为“具有耦合到存储器单元的层面及阶梯正下方的传递晶体管的阶梯中的阶梯的存储器装置(Memory devices with stairs in a staircase coupled to tiers of memory cellsand to pass transistors directly under the staircase)”的第9,589,978号美国专利，所述申请案的全部内容宛如全文陈述以引用方式并入本文中。

技术领域

本文中揭示的至少一些实施例大体上涉及存储器装置，且更特定来说(但不限于)，涉及使用阶梯的垂直快闪存储器装置。

背景技术

各种类型的非易失性存储装置可用于存储数据。非易失性存储装置可包含NAND快闪存储器装置。NAND快闪是使用NAND逻辑门构造的一种类型的快闪存储器。替代地，NOR快闪是使用NOR逻辑门构造的一种类型的快闪存储器。当前，NAND快闪的使用占据了快闪市场的主导地位。

典型的计算机存储装置具有控制器，其从主机计算机接收数据存取请求及执行经编程计算任务以按可特定于经配置于存储装置中的媒体及结构的方式实施所述请求。在一个实例中，快闪存储器控制器管理存储于快闪存储器中的数据及与计算机装置通信。在一些情况中，快闪存储器控制器在固态驱动器中用于移动装置中或在SD卡或类似媒体中用于数码相机中。

固件可用于操作特定存储装置的快闪存储器控制器。在一个实例中，当计算机系统或装置从快闪存储器装置读取数据或将数据写入到快闪存储器装置时，其与快闪存储器控制器通信。

在典型的快闪存储器中，NAND或NOR晶体管用于存储信息且经布置成可经由位线及字线存取的门阵列或网格，位线与字线的相交点称为单元。最简单的快闪存储器每单元存储一个信息位且称为单电平单元(SLC)快闪存储器。在多电平单元(MLC)快闪中，单元存储一个以上信息位。明确来说，在传统上，MLC快闪每单元存储了两个信息位。对应地，三电平单元(TLC)快闪每单元存储三个信息位，且四电平单元(QLC)快闪每单元存储四个信息位。

快闪存储器装置(例如NAND、NOR等)已发展成用于各种各样电子应用的非易失性存储器的流行来源。非易失性存储器是可在无需施加电力的情况下保持其数据值达某一延长周期的存储器。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过电荷存储结构(例如浮动栅极或电荷俘获)的编程(其有时称为写入)或其它物理现象(例如相变或极化)的单元的阈值电压的变化，确定每一单元的数据值。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、设备、交通工具、无线装置、移动电话及可装卸存储器模块，且非易失性存储器的用途继续扩展。

NAND快闪存储器装置的存储器单元阵列通常经布置使得阵列的一行的每一存储器单元的控制门连接在一起以形成例如字线的存取线。阵列的列包含在一对选择晶体管(例如源极选择晶体管与漏极选择晶体管)之间源极到漏极串联连接在一起的存储器单元串(通常称为NAND串)。每一源极选择晶体管连接到源极线，而每一漏极选择晶体管连接到例如列位线的数据线。列是共同耦合到例如本地位线的本地数据线的存储器单元群组。其无需任何特定定向或线性关系，而是指代存储器单元与数据线之间的逻辑关系。

为了满足对更高容量存储器的需求，设计者继续谋求增加存储器密度(例如集成电路裸片的给定区中的存储器单元的数目)。增加存储器装置的密度的一种方法是形成堆叠式存储器阵列(例如，通常称为三维存储器阵列)。

堆叠式存储器阵列中的共同位置(例如，在共同垂直层级)处的存储器单元例如可形成存储器单元的层面。每一层面中的存储器单元可耦合到一或多个存取线，例如本地存取线(例如本地字线)，其又通过例如传递晶体管的晶体管选择性地耦合到驱动器。在一些实例中，每一层面中的存储器单元可共同耦合到共同存取线或极板。

增加非易失性存储器装置中的存储器密度的一种方法是利用垂直存储器阵列(例如三维(3D)存储器阵列)架构。常规垂直存储器阵列包含延伸穿过导电结构的层面(例如字线层面或极板、控制门层面或极板)中的开口的半导体支柱及半导体支柱与导电结构的每一结处的电介质材料。如与具有常规平面(例如二维)晶体管布置的结构相比，此配置通过在裸片上向上(例如纵向、垂直)构建阵列来准许更大数目个切换装置(例如晶体管)定位在一单位裸片面积中。

常规垂直存储器阵列包含导电结构与存取线(例如字线)之间的电连接使得垂直存储器阵列中的存储器单元可唯一地被选择用于写入、读取或擦除操作。形成此电连接的一种方法包含扇出导电结构的层面的边缘处的所谓的阶梯结构。阶梯结构包含定义导电结构的接触区域的个别梯级，接触结构可定位在所述接触区域上以提供对导电结构的电接入。不幸地，常规阶梯结构制造技术可对给定层面的一或多个导电结构分段，从而产生通过层面的不连续导电路径，其可能需要使用多个(例如多于一个)切换装置来完全跨层面驱动电压及/或跨层面在相反方向上驱动电压。

发明内容

一方面，本申请案提供一种存储器装置，其包括：至少一个非易失性存储器阵列，其包含用于存取存储于所述存储器阵列的多个块中的数据的层面，其中所述块包含具有左块部及右块部的第一块；第一阶梯，其定位于所述左块部与所述右块部之间，其中所述第一阶梯的底部包含对应于所述左块部的第一层面的梯级；及第二阶梯，其定位于所述左块部与所述右块部之间，其中所述第二阶梯的顶部包含对应于所述右块部的第二层面的梯级；其中所述第一阶梯的所述梯级在第一方向上下降，且所述第二阶梯的所述梯级在与所述第一方向相反的第二方向上下降。

另一方面，本申请案提供一种方法，其包括：形成第一阶梯及第二阶梯；其中所述第一阶梯定位于将数据存储于至少一个非易失性存储器阵列中的第一块的左块部与右块部之间，所述第一阶梯的底部包含对应于所述左块部的下层面的梯级，且所述下层面经配置为存取存储于所述左块部中的数据的字线；其中所述第二阶梯定位于所述左块部与所述右块部之间，所述第二阶梯的顶部包含对应于所述右块部的上层面的梯级，且所述上层面经配置为存取存储于所述右块部中的数据的字线；其中所述第一阶梯的所述梯级在第一方向上下降，且所述第二阶梯的所述梯级在与所述第一方向相反的第二方向上下降。

在另一方面中，本申请案提供一种存储器装置，其包括：至少一个存储器阵列，其包含第一块部及第二块部；第一阶梯，其定位于所述第一块部与所述第二块部之间，其中所述第一阶梯包含对应于所述第一块部的层面的梯级；及第二阶梯，其定位于所述第一块部与所述第二块部之间，其中所述第二阶梯包含对应于所述第二块部的层面的梯级；其中所述第一阶梯的所述梯级在第一方向上下降，且所述第二阶梯的所述梯级在与所述第一方向相反的第二方向上下降。

附图说明

实施例通过实例来说明且不限于附图的图，其中相似的参考元件指示类似元件。

图1说明根据一些实施例的具有存取存储于存储器装置中的数据的控制器的存储器系统。

图2是根据一些实施例的包含双向阶梯且在存储器阵列的顶部及底部具有源极的存储器阵列的简化横截面图。

图3是根据一些实施例的图2的存储器阵列的简化俯视图。

图4是根据一些实施例的包含双向阶梯且在存储器阵列的顶部及底部具有位线的存储器阵列的简化横截面图。

图5是根据一些实施例的图4的存储器阵列的简化俯视图。

图6是说明根据一些实施例的图2的存储器阵列中的块的左块部与右块部之间的连接对应性的表。

图7是根据一些实施例的具有双向分布式阶梯的存储器阵列的横截面图。

图8是根据一些实施例的图7的存储器阵列的俯视图。

图9是根据一些实施例的存储器装置中的块的布局图。

图10到17说明根据一些实施例的用于制造存储器装置的分布式阶梯的方法。

图18说明根据一些实施例的具有到阶梯的各个字线层面上的着陆垫的接点的分布式阶梯。

具体实施方式

以下揭示内容描述用于改进快闪存储器装置的各个实施例。本文中的至少一些实施例涉及包含使用双向阶梯的存储器阵列的存储器装置。存储器装置可例如存储由主机装置(例如自主交通工具的计算装置、存取存储于存储装置中的数据的另一计算装置)使用的数据。在一个实例中，存储装置是安装于电动交通工具中的固态驱动器。

使用分布式阶梯的现有存储器装置需要处理及形成连接器桥。此存储器装置的实例具有逐块NAND阵列。桥在制造期间难以处理。而且，桥具有相对于其宽度十分高且窄的几何结构，且因此更易于受机械故障或其它故障影响(例如，由于在制造期间或之后倾倒或倒下)。此由于降低了存储器阵列的部分的可靠性使存储器装置的性能显著降级。此可减小存储器装置的存储容量，且在一些情况中，可导致系统故障。

上述的此有问题的窄结构的一个实例展示于由艾瑞克N·李(Eric N.Lee)在2019年8月6日发布的标题为“包含阶梯结构的半导体装置结构及相关方法及电子系统(Semiconductor device structures including staircase structures,and relatedmethods and electronic systems)”的第10,373,970号美国专利中。

本发明的各个实施例提供对上述技术问题中的一或多者的技术解决方案。在一个实施例中，一种存储器装置包含使用双向阶梯的存储器阵列，其中金属连接器在存储器阵列的逻辑上对应的字线层面之间提供电连接。

在一个实施例中，一种存储器装置包含一或多个非易失性存储器阵列。非易失性存储器阵列中的至少一者包含用于存取存储于多个块中的数据的层面。所述块包含具有左块部及右块部的第一块。第一阶梯定位于所述左块部与所述右块部之间，且所述第一阶梯的底部包含对应于所述左块部的第一层面的梯级。

第二阶梯定位于所述左块部与所述右块部之间，且所述第二阶梯的顶部包含对应于所述右块部的第二层面的梯级。所述第一阶梯的所述梯级在第一方向上下降，且所述第二阶梯的所述梯级在与所述第一方向相反的第二方向上下降。

应注意，如用于描述上述块部的术语“左”及“右”仅希望说明块部相对于上文阶梯的定位。当制造实际存储器装置时，不希望有及/或无需特定绝对左定位或右定位。块部定位将通常针对不同存储器装置布局改变。

在一个实施例中，导电连接器用于将左块部的第一层面中的每一者电连接到右块部的第二层面中的对应者。每一对应第一层面及第二层面为第一块提供逻辑字线。

在一个实施例中，每一导电连接器连接到第一阶梯的梯级上的着陆垫及第二阶梯的梯级上的对应着陆垫。在一个实例中，到第一阶梯的最顶部梯级(例如最后一个字线层面(例如，最后一个层面)上的梯级)的接点电连接到到第二阶梯的最底部梯级(例如，初始字线层面(例如层面0)上的梯级)的接点。接点使用导电连接器进行电连接。在一个实例中，导电连接器是金属连接或另一金属结构(例如金属布线或线结构)。在一个实例中，到第一阶梯的最底部梯级的接点(例如层面0)电连接到第二阶梯的最顶部梯级(例如最后一个层面)的接点。

在一个实施例中，每一阶梯包含梯级，其中每一梯级对应于层面。每一层面对应于字线层。层面垂直堆叠于半导体(例如裸片或晶片)上方。每一层面是通过绝缘层与其它导电层分离的导电层。阶梯的梯级定义导电层的接触区域，接触结构可定位在所述接触区域上以提供对每一导电层的电接入(例如，通过上文所论述的接点)。在一个实例中，导电层是多晶硅层。

在一个实施例中，使用多个字线光刻步骤，其中在每一阶梯处进行重复垂直梯级蚀刻及二维微调以提供在三维NAND装置中所使用的阶梯的向上及向下梯级形状。阶梯从使用字线层面存取的存储器单元阵列伸展。

图1说明根据一些实施例的具有存取存储于存储器装置192中的数据的控制器190的存储器系统184。在一个实例中，存储器阵列120是三维(3D)存储器阵列。在一些实施例中，可使用多个存储器阵列120。

存储器系统184可为例如固态驱动器(SSD)，且可包含主机接口188、控制器190(例如处理器及/或另一控制电路系统)及存储器装置192(例如，例如NAND快闪装置的固态存储器装置)，其为存储器系统184提供存储容量。存储器装置192可包含一或多个存储器阵列120。

在数个实施例中，控制器190、存储器装置192及/或主机接口188可物理定位在单个裸片上或单个封装内(例如，受管理的NAND应用)。

存储器装置192包含用于将信号施加于存储器阵列120的字线层面的驱动器121。在一个实施例中，控制器190使用第一字线存取存储于存储器阵列120的第一块中的数据。驱动器121中的一者在控制器190的控制下用于通过将信号施加于第一字线来存取数据。字线信号经施加于第一块的左块部及右块部的对应层面。这两个层面逻辑上对应于第一字线。在一个实施例中，每一对对应层面通过导电连接器连接，如上文描述。

控制器190可经由一或多个通道耦合到主机接口188及存储器装置192且可用于在存储器系统184与主机182之间传送数据。主机接口188可呈标准化接口的形式。举例来说，当存储器系统184用于在计算系统中进行数据存储时，主机接口188可为串行高级技术附接(SATA)、外围组件互连高速(PCIe)或通用串行总线(USB)以及其它连接器及接口。然而，一般来说，主机接口188可提供用于在存储器系统184与主机182(例如具有主机接口188可兼容的接受器的主机计算装置)之间传递控制、地址、数据及其它信号的接口。

主机182可为主机系统，例如个人膝上型计算机、桌面计算机、数码相机、移动电话或存储卡读取器以及各种其它类型的主机。主机182可包含系统母板及/或背板且可包含数个存储器存取装置(例如数个处理器)。主机182可通过通信通道186耦合到主机接口188。

控制器190可与存储器装置192通信以控制数据读取、写入及擦除操作以及其它操作，包含均衡、放电及串驱动器操作。控制器190可包含例如呈用于控制对存储器装置192的存取及/或用于促进主机182与存储器装置192之间的数据传送的硬件及/或固件(例如一或多个集成电路)及/或软件形式的数个组件。在一些实施例中，可使用多个存储器装置。

存储器装置192可包含数个存储器单元阵列。所述阵列可为例如具有NAND架构的快闪阵列。然而，实施例不限于特定类型的存储器阵列或阵列架构。存储器单元可经分组成例如包含数个物理页的数个块。数个块可包含于存储器单元的平面中，且阵列可包含数个平面。

在一些实施例中，主机182可为具有一或多个中央处理单元(CPU)的计算机(例如移动电话或其它计算装置)，例如存储器系统184的计算机外围装置可经由例如计算机总线的互连件附接到所述一或多个中央处理单元。

计算机存储装置103可用于存储主机182的数据。存储器系统184的实例包含固态驱动、快闪存储器等。

控制器190可运行固件104以响应于来自主机182的通信执行操作。固件一般是提供对经工程设计计算装置的控制、监测及数据操纵的一种类型的计算机程序。在图1中，固件104控制控制器190在操作存储器系统184时的操作，例如将逻辑地址转译成物理地址以用于将数据存储在存储器装置192中及存取存储器装置192中的数据。在一个实例中，控制器190是将数据存储于TLC NAND快闪存储器中的受管理的NAND装置的内部控制器。

用于存储器阵列120中的非易失性存储媒体的实例是集成电路中的存储器单元(例如SLC、TLC、QLC)。存储媒体因为不需要电力来维持存储于非易失性存储媒体中的数据/信息而是非易失性的，可在非易失性存储媒体断电且接着再次通电之后检索所述数据/信息。存储器单元可使用各种存储器类型实施，例如基于NAND门的快闪存储器、相变存储器(PCM)、磁性存储器(MRAM)、电阻随机存取存储器及3D XPoint，使得存储媒体是非易失性的且可在无电力的情况下保持存储于其中的数据达数天、数月及/或数年。

在一个实施例中，在操作期间，控制器109从主机182接收各种命令。这些命令可包含读取命令或写入命令。在一个实例中，读取命令包含逻辑地址，且是从主机182接收以存取存储器阵列120的非易失性存储媒体中的经存储数据。

在一个实例中，控制器190接收逻辑地址且确定物理地址。被确定的物理地址用于读取经存储器数据的对应于接收到的逻辑地址的那个部分。接着，控制器190将经读取数据发送到主机182。在一些例子中，控制器190具有各自具有其自身处理器中高速缓存存储器的多个处理器。

存储器系统184可用于例如云计算系统、边缘计算系统、雾计算系统及/或独立计算机的各种计算系统中。在云计算系统中，远程计算机服务器连接于网络中以存储、管理及处理数据。边缘计算系统通过在靠近数据源的计算机网络的边缘处执行数据处理来优化云计算且因此减少与集中服务器及/或数据存储装置的数据通信。

本文中本发明的至少一些实施例可使用由控制器190执行的例如固件104的计算机指令实施。在一些例子中，硬件电路可用于实施固件104的至少部分功能。固件104最初可存储于存储器阵列120的非易失性存储媒体或另一非易失性装置中，且加载到易失性存储器(未展示)及/或处理器中高速缓存存储器中以由控制器190执行。

非暂时性计算机存储媒体可用于存储固件104的指令。当由存储器系统184的控制器190执行指令时，指令致使控制器190或其它处理装置执行本文中所论述的方法。

在一个实施例中，存储器系统184的本地管理器(未展示)接收数据存取命令。来自主机182的数据存取请求(例如读取、写入)标识LBA地址以从通过LBA地址标识的存储器单元读取、写入或擦除数据。本地管理器将逻辑地址转译成物理地址。

在一个实施例中，控制器由一或多个处理装置实施。处理装置可为例如微处理器、中央处理单元(CPU)、处理器的处理核心、执行单元等。处理装置可为例如微控制器、专用逻辑电路系统(例如现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或另一合适的处理器。

在一些实施例中，控制器包含主机I/O管理组件、快闪转译层(FTL)及存储器单元管理组件。

在其中存储器(例如非易失性存储媒体)包含数个存储器单元阵列的实施例中，阵列可为例如具有NAND架构的快闪阵列。然而，实施例不限于特定类型的存储器阵列或阵列架构。存储器单元可经分组成例如数个块，所述块作为一群组被一起擦除且每块可存储数个数据页。数个块可包含于存储器单元的平面中，且阵列可包含数个平面。如本文中使用，“数据页”指代控制器经配置以作为单个写入/读取操作的部分写入到非易失性存储媒体/从非易失性存储媒体读取的数据量且可称为“快闪页”。作为实例，存储器装置可具有8KB(千字节)的页大小，且可经配置以每块存储128个数据页、每平面存储2048个块且每装置存储16个平面。

不同于传统硬盘驱动器，存储于快闪阵列中的数据无法被直接盖写。即，在将数据重写到快闪单元的块(例如一次一页)之前必须擦除快闪单元的块。在一些实施例中，控制器可经由逻辑到物理映射方案管理在主机处理器与快闪阵列之间传送的数据。例如，快闪转译层可采用逻辑寻址方案(例如逻辑块寻址(LBA))。作为实例，当从主机处理器接收的新数据将替换已经写入到快闪阵列的较旧数据时，控制器可将新数据写入于非易失性存储媒体上的新位置中，且FTL的逻辑到物理映射可经更新使得与正被写入的新数据相关联的对应逻辑地址指示(例如指向)新物理位置。不再存储有效数据的旧位置将在被再次写入之前擦除。

图2是根据一些实施例的包含存储器阵列的存储器装置的简化横截面图，所述存储器阵列具有双向阶梯204、206且在存储器阵列的顶部及底部具有源极202、210。在一个实例中，所说明的存储器阵列是图1的存储器阵列120。阶梯204对应于图3的横截面AA’，且阶梯206对应于图3的横截面BB’。在图2中以简化形式展示阶梯204及206。在实际存储器装置中，应理解，阶梯206定位在阶梯204后面。如所说明，阶梯204的最顶部梯级对应于存储器阵列的“最后一个层面”，且阶梯204的最底部梯级对应于存储器阵列的“层面0”。

在一个实例中，源极202或210是例如形成于半导体衬底中的源极线、源极板或共同源极的源极结构。位线208(通过“BL”指示)定位于存储器阵列的中间。

应注意，出于说明目的，以简化形式展示阶梯204、206的结构。在实际存储器装置中，每一阶梯通常被形成为分布式阶梯(例如，包含具有虚设级宽(tread)的台阶(stadium)，例如下文论述)。

如所说明，每一阶梯的梯级在相反方向上下降。举例来说，阶梯204的梯级在朝向右块部214、218的方向上向下下降。阶梯206的梯级在朝向左块部212、216的相反方向上向下下降。

在一个实施例中，存储器装置包含堆叠式(例如三维)存储器阵列。存储器阵列包含存储器单元块(例如，可被同时擦除的块)。

在一个实例中，如所说明，存储器阵列的第一块(例如通过“BLK0”指示)包含左下块部212及右上块部214。存储器阵列的第二块(例如通过“BLK1”指示)包含左上块部216及右下块部218。

在一个实例中，每一块可存储至少16K字节的数据。8K字节被存储于左块部中，且8K字节被存储于右块部中。

在一个实施例中，存储器阵列(例如块BLK0及BLK1)形成于半导体结构(未展示)(例如半导体晶片或裸片)之上。半导体是例如材料层、晶片、衬底或其它基础半导体结构。半导体的另外实例包含使用蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术形成的结构、掺杂及未掺杂半导体、由基础半导体结构支撑的硅的外延层及其它半导体结构。

在一个实例中，存储器阵列的块包含存储器单元的层面(注意：存储器单元本身未展示)。存储器单元的层面分别处于不同层级(例如垂直层级)。举例来说，垂直层级可在基本上垂直于例如集成电路裸片的表面的基础结构的方向上形成。

在一个实施例中，每一层面中的存储器单元可处于共同垂直层级且可共同耦合到字线。在一个实例中，字线可包含层面中的存储器单元共同耦合到其的平面导体。

在一个实例中，如所说明，每一字线对应于层面。举例来说，如图2中说明，层面1对应于WLEFTL0，且层面2对应于WLEFTL1。一些层面对应于存储器阵列的选择栅极源(例如SGSLEFTU)及选择栅极漏极晶体管(SGDLEFTU)，也如所说明。

在一个实施例中，每一源极选择晶体管连接到源极(例如源极线)。每一漏极选择晶体管连接到数据线(例如位线)。在一些实施例中，存储器装置是3D NNAD快闪存储器装置。

在一个实施例中，层面中的存储器单元可定位在那个层面的存取极板与多个垂直结构的相交点处。每一垂直结构可包含例如支柱的垂直半导体(例如，形成相应结构的芯)及邻近所述半导体(例如，在所述半导体上)的电荷存储结构。存取极板可耦合到或包含那个存取极板与垂直结构中的一者的每一相交点处的存储器单元的控制栅极。

图3是根据一些实施例的图2的存储器阵列的简化俯视图。阶梯204具有梯级308，如所说明。阶梯206具有梯级302。每一梯级对应于存储器阵列的层面。阶梯204、206的对应层面使用导电导体314电连接。举例来说，层面0电连接到最后一个层面，如所说明。以此方式，存储器阵列的块(例如BLK0)中的对应字线的左部及右部电连接。

在一个实施例中，信号使用电连接到对应导电连接器314的驱动器电路施加于每一字线的左部及右部。在一个实例中，驱动器电路是图1的驱动器121中的一者。

在一个实施例中，导电连接器314可包含导电接触结构。在一个实例中，接触结构是导电插塞或导电垂直互连件。在一个实施例中，导电连接器314还可包含导电布线结构。在一个实例中，布线结构是导电互连件。

源极层304(在图3中指示为SGS)上覆存储器阵列的左块部及右块部，如所说明。存储器阵列的子块310、312经定位成下伏源极层304。子块310、312使用施加于选择栅极漏极晶体管的信号(例如，使用SGDLEFTU)进行选择。

在一个实施例中，阶梯204、206中的每一者横跨存储器阵列的两个子块，如所说明。在其它实施例中，每一阶梯可横跨两个以上子块。

在一个实施例中，每一对双向阶梯204、206具有以两个块为基础重复的布局，如所说明。举例来说，阶梯204、206与布局的另两个对应阶梯沿着块边界306对称，如所说明。

再次参考图2，存储器阵列中的相应块的左块部及右块部中的每一者的字线顺序是相反的。在一个实例中，左块部212具有从初始左字线(WLLEFTL0)起始且继续在向上垂直方向上移动到最后一个左字线(最后一个WLLEFTL)的字线顺序。对应右块部214具有从初始右字线(WLRIGHTU0)起始且在向下垂直方向上继续到最后一个右字线(最后一个WLRIGHTU)的字线顺序。初始左字线电连接到初始右字线，且最后一个左字线电连接到最后一个右字线。

图4是根据一些实施例的包含双向阶梯204、206且在存储器阵列的顶部及底部具有位线402、406(例如，指示为“BL”)的存储器阵列的简化横截面图。源极404是定位于上块部与下块部之间的存储器阵列中间的源极结构。源极404的实例包含源极线或源极极板。图4中的选择栅极漏极及选择栅极源极层的位置与图2中展示的那些位置对应地相反。而且，字线层面的排序对应地相反。否则，存储器阵列的结构可类似于针对上文图2及3所描述的存储器阵列结构。

图5是根据一些实施例的图4的存储器阵列的简化俯视图。如所说明，选择栅极漏极子块502(指示为SGD0到3)定位在存储器阵列的顶部，这与图3的存储器阵列的内部子块位置形成对比。图5中的导电连接器314类似于上文针对图3所描述。而且，布局可关于块边界对称，如上文所描述。

图6是说明根据一些实施例的图2的存储器阵列中的块(例如BLK1)的左块部602与右块部604之间的连接对应性的表。举例来说，对应于WLLEFTU0的层面电连接到对应于WLRIGHTL0的层面。此电连接使用导电连接器314中的一者实施，如上文论述。存储器阵列的其它层面如图6中指示那样类似地连接。

图7是根据一些实施例的具有双向分布式阶梯702、704的存储器阵列的横截面图。阶梯704对应于图8的横截面AA’，且阶梯702对应于图8的横截面BB’。源极710定位在存储器阵列的顶部，且位线712定位于存储器阵列的中间。在一个实例中，阶梯702、704是图2的阶梯204、206的实施方案。

阶梯702、704中的每一者是具有多个台阶的分布式阶梯。举例来说，阶梯704的第一台阶具有由块BLK1的上块部的相应作用层面的端708定义且进一步由对应于相应作用层面且在分布式阶梯结构形成之后剩余的虚设级宽(非作用剩余者)的端706定义的形状。

图8是根据一些实施例的图7的存储器阵列的俯视图。源极结构802(通过“SGS”指示)定位在存储器阵列的顶部。源极结构802是图3的源极层304的实例。

导电连接器804用于电连接对应字线层面，类似于上文所论述。导电连接器804是图3的导电连接器314的实例。图8中的分布式阶梯对的布局关于块边界对称，类似于上文所论述。

图9是根据一些实施例的存储器装置中的块的布局图。如所说明且类似于上文所论述(例如，针对图3)，存储器阵列的块以两个块为基础对称地重复(例如，块2/3的布局与块0/1的布局对称地重复)。在一个实例中，图9中说明的布局对应于重复图8的存储器阵列的块布局。

图10到17说明根据一些实施例的用于制造存储器装置的分布式阶梯的方法。在一个实例中，分布式阶梯是图7的阶梯702及/或704。

在图10中，导电层1004通过绝缘层1006分离。导电层1004中的每一者稍后将提供字线层面。在一个实例中，每一字线层面是图2的块部212的层面中的一者或图7的块BLK0的左下块部。在一个实例中，存储器阵列可包含32到176个导电层。在一个实例中，导电层1004先前已经形成为上覆半导体衬底。

光致抗蚀剂层1002经形成为上覆导电层1004。接着，开口1003形成于光致抗蚀剂层1002中。

在图11中，执行数个重复微调及蚀刻序列中的第一者。明确来说，开口1102使用最顶部导电层的垂直蚀刻形成，所述蚀刻使用光致抗蚀剂1002作为掩模(步骤2A)。接着，对光致抗蚀剂1002执行微调蚀刻以暴露顶部导电层的顶部表面部分1104(步骤2B)。表面部分1104稍后将用于提供用于接触最顶部导电层(例如，使用垂直接触结构)的着陆垫。

在图12中，执行另一微调及蚀刻序列。使用来自上方的经微调光致抗蚀剂层的垂直蚀刻在下一下导电层中提供开口1202(步骤3A)。光致抗蚀剂层再次经微调以提供此导电层的经暴露表面部分1204(步骤3B)。

在图13中，必要时重复微调及蚀刻序列以在导电层1004中的上导电层中提供开口1302及1304，如所说明。已经移除光致抗蚀剂层1002。

在图14中，光致抗蚀剂层1402经形成于上文先前形成于最顶部导电层中的开口的仅一部分之上。举例来说，此使开口1304暴露。

在图15中，执行深劈裂蚀刻(例如，8个层的蚀刻)以扩展经暴露开口1304的深度。在执行蚀刻之后，以更大深度将开口1502提供到导电层1004的堆叠中。使开口1504免受通过光致抗蚀剂层1402的蚀刻。在蚀刻完成之后，移除光致抗蚀剂层1402。

在图16中，光致抗蚀剂层1602经形成上覆导电层1004。光致抗蚀剂层1602暴露来自上述先前蚀刻的开口1502、1504。来自上述先前蚀刻的其它开口受光致抗蚀剂层1602保护，如所说明。

在图17中，执行浅劈裂蚀刻以蚀刻导电层1004中的额外下导电层(例如，执行四个层的蚀刻)。浅劈裂蚀刻进一步扩展导电层1004中的经暴露开口1502、1504的深度以提供开口1702及1704。接着，移除光致抗蚀剂层1602。

图18说明在上述方法完成之后形成的分布式阶梯。根据一些实施例，分布式阶梯具有经形成以使能垂直接触阶梯的各个字线层面1804上的着陆垫1810的接点1802。字线层面1804是图8的阶梯704的层面(由层面0、层面1、…、最后一个层面指示)的实例。

分布式阶梯包含当向下移动阶梯时深度下降的数个台阶(例如台阶1808)。每一台阶具有部分由字线层面1804的端定义的形状。字线层面1804由由阶梯形成产生的导电层1004的作用部分提供。每一台阶的形状还部分由是非作用部分1806(在本文中也称为虚设级宽)定义，非作用部分1806是阶梯形成之后剩余但未经电连接以用于存取存储器阵列的存储器单元的导电层1004的其它部分。

在一个实施例中，一种存储器装置包括：至少一个非易失性存储器阵列，其包含用于存取存储于所述存储器阵列的多个块中的数据的层面(例如，图2的层面1及层面2)，其中所述块包含具有左块部(例如左块部212)及右块部(例如右块部214)的第一块(例如，图2的BLK0)；第一阶梯(例如阶梯204)，其定位于所述左块部与所述右块部之间，其中所述第一阶梯的底部包含对应于所述左块部的第一层面的梯级；及第二阶梯(例如阶梯206)，其定位于所述左块部与所述右块部之间，其中所述第二阶梯的顶部包含对应于所述右块部的第二层面的梯级；其中所述第一阶梯的所述梯级在第一方向(例如在图2中朝右)上下降，且所述第二阶梯的所述梯级在与所述第一方向相反的第二方向(例如在图2中朝左)上下降。

在一个实施例中，所述存储器装置进一步包括将所述第一层面中的每一者电连接到所述第二层面中的对应者的导电连接器(例如图3的连接器314)，其中每一对应第一层面及第二层面提供所述第一块的相应逻辑字线(例如WL0、WL1、…、最后一个WL)。

在一个实施例中，所述连接器中的每一者连接到所述第一阶梯的梯级(例如梯级308)上的着陆垫(例如着陆垫1810)及所述第二阶梯的梯级上的对应着陆垫。

在一个实施例中，所述存储器装置进一步包括：控制器(例如控制器190)，其经配置以使用第一字线存取存储于所述第一块中的数据；及驱动器(例如驱动器121)，其经配置以通过将信号施加于对应于所述第一字线的所述第一层面及第二层面使用所述第一字线存取所述数据。

在一个实施例中，所述第一方向朝向所述右块部，且所述第二方向朝向所述左块部。

在一个实施例中，所述左块部是左下块部；所述右块部是右上块部；所述块进一步包含具有左上块部(例如216)及右下块部(例如218)的第二块(例如BLK1)；所述左上块部在所述左下块部(例如212)之上；且所述右上块部在所述右下块部之上。

在一个实施例中，所述存储器装置进一步包括：多个位线(例如208)，其在所述左上块部与所述左下块部之间；第一源极结构(例如202)，其在所述左上块部上方；及第二源极结构(例如210)，其在所述左下块部下方。

在一个实施例中，所述存储器装置进一步包括：源极结构(例如404)，其在所述左上块部与所述左下块部之间；多个第一位线(例如402)，其在所述左上块部上方；及多个第二位线(例如406)，其在所述左下块部下方。

在一个实施例中，所述第一阶梯的顶部包含对应于所述左上块部的层面的梯级；且所述第二阶梯的底部包含对应于所述右下块部的层面的梯级。

在一个实施例中，所述存储器装置进一步包括经配置以控制漏极选择信号选择所述第一块内的多个子块(例如子块SGD3)中的一者的控制器。

在一个实施例中，所述第一阶梯横跨所述多个子块中的至少两个第一子块，且所述第二阶梯横跨所述多个子块中的至少两个第二子块。

在一个实施例中，所述第一阶梯经分布到多个台阶中，每一台阶具有所述存储器阵列的相应层面的端，且进一步具有对应于所述相应层面的虚设级宽的端。

在一个实施例中，所述块的布局以两个块为基础重复，且所述块中每两个块通过块边界分离，所述存储器装置进一步包括：第三阶梯，其包含在所述第一方向上下降的梯级；及第四阶梯，其包含在所述第二方向上下降的梯级；其中所述第三阶梯与所述第一阶梯沿着所述块边界对称；其中所述第四阶梯与所述第二阶梯沿着所述块边界对称。

在一个实施例中，所述左块部具有在第一物理方向上从初始左字线起始且继续到最后一个左字线的字线顺序；所述右块部具有在第二物理方向上从初始右字线起始且继续到最后一个右字线的字线顺序；且所述第一物理方向与所述第二物理方向相反。

在一个实施例中，所述初始左字线电连接到所述初始右字线；且所述最后一个左字线电连接到所述最后一个右字线。

在一个实施例中，一种方法包括：形成第一阶梯及第二阶梯；其中所述第一阶梯定位于将数据存储于至少一个非易失性存储器阵列中的第一块的左块部与右块部之间，所述第一阶梯的底部包含对应于所述左块部的下层面的梯级，且所述下层面经配置为存取存储于所述左块部中的数据的字线；其中所述第二阶梯定位于所述左块部与所述右块部之间，所述第二阶梯的顶部包含对应于所述右块部的上层面的梯级，且所述上层面经配置为存取存储于所述右块部中的数据的字线；其中所述第一阶梯的所述梯级在第一方向上下降，且所述第二阶梯的所述梯级在与所述第一方向相反的第二方向上下降。

在一个实施例中，形成所述第一阶梯包括：形成与所述第一阶梯相关联的多个导电层(例如1004)，其中所述导电层通过绝缘层(例如1006)分离，且每一导电层对应于所述左块部的相应下层面；对第一数目个所述导电层执行重复微调及蚀刻序列以提供第一开口；执行第一劈裂蚀刻以扩展所述第一开口的第一部分的深度以提供第二开口，所述第一劈裂蚀刻包含蚀刻定位在比所述第一数目个所述导电层低的深度的第二数目个所述导电层；及执行第二劈裂蚀刻以扩展所述第一开口的第二部分的深度及扩展所述第二开口的第一部分的深度，其中所述第二劈裂蚀刻的深度小于所述第一劈裂蚀刻的深度。

在一个实施例中，执行所述第二劈裂蚀刻提供所述第一阶梯的多个第一台阶(例如1808)，每一第一台阶包括所述左块部的所述下层面的第一着陆垫(例如1810)。所述方法进一步包括形成到每一第一着陆垫的相应第一接点(例如1802)。

在一个实施例中，形成所述第二阶梯包括形成所述第二阶梯的多个第二台阶，每一第二台阶包括所述右块部的所述上层面的第二着陆垫，及形成到每一第二着陆垫的相应第二接点。所述方法进一步包括：使用金属连接器将每一第一接点连接到所述第二接点中的逻辑上对应者。

在一个实施例中，所述第一阶梯及所述第二阶梯通过相同阶梯处理步骤形成。

在一个实施例中，一种存储器装置包括：至少一个存储器阵列，其包含第一块部及第二块部；第一阶梯，其定位于所述第一块部与所述第二块部之间，其中所述第一阶梯包含对应于所述第一块部的层面的梯级；及第二阶梯，其定位于所述第一块部与所述第二块部之间，其中所述第二阶梯包含对应于所述第二块部的层面的梯级；其中所述第一阶梯的所述梯级在第一方向上下降，且所述第二阶梯的所述梯级在与所述第一方向相反的第二方向上下降。

条款

本发明包含执行上文描述的方法且实施上文描述的系统的各种装置，包含执行这些方法的数据处理系统及含有当执行于数据处理系统上时致使系统执行这些方法的指令的计算机可读媒体。

描述及图式是说明性的且不应理解为具限制性。描述众多特定细节以提供详尽理解。然而，在特定例子中，未描述众所周知或常规的细节以便避免使描述模糊不清。在本发明中对一个或一实施例的参考不一定是参考同一实施例；且此类参考意味着至少一个。

在此说明书对“一个实施例”或“实施例”的参考意味着与实施例相结合而描述的特定特征、结构或特性包含于本发明的至少一个实施例中。在说明书中的各个地方出现短语“在一个实施例中”既不一定都指代同一实施例，单独或替代实施例也不与其它实施例互斥。此外，描述各种特征，其可由一些实施例且不由其它实施例展现。类似地，描述各种要求，其可为一些实施例的要求但非其它实施例的要求。

在此描述中，各种功能及操作可被描述为由软件代码执行或引起以简化描述。然而，所属领域的技术人员应认识到，此类表达表示功能是由例如微处理器、专用集成电路(ASIC)、图形处理器及/或现场可编程门阵列(FPGA)的一或多个处理器执行代码实现的。替代地或组合地，功能及操作可在具有或不具有软件指令的情况下专用电路系统(例如逻辑电路系统)实施。实施例可在不使用软件指令的情况下使用硬接线电路系统实施或结合软件指令使用硬接线电路系统实施。因此，技术既不限于硬件电路系统与软件的任何特定组合，也不限于由计算装置执行的指令的任何特定来源。

虽然一个实施例可经实施于完全起作用的计算机及计算机系统中，但各种实施例能够经分布作为呈各种形式的计算产品且能够被应用，而不论用于实际上实行分布的特定类型的机器或计算机可读媒体如何。

揭示的至少一些方面可至少部分体现于软件中。即，技术可响应于计算装置或其它系统的处理器(例如微处理器)执行存储器(例如ROM、易失性RAM、非易失性存储器、高速缓存或远程存储装置)中所含的指令序列而在所述计算装置或其它系统中执行。

经执行以实施实施例的例程可经实施作为操作系统、中间件、服务交付平台、SDK(软件开发包)组件、网页服务或其它特定应用、组件、程序、对象、模块或指令序列(称为“计算机程序”)的部分。到这些例程的调用接口可经暴露到软件开发社区作为API(应用程序编程接口)。计算机程序通常包括在各个时间设置在计算机中的各种存储器及存储装置中的一或多个指令，且所述指令在由计算机中的一或多个处理器读取及执行时致使计算机执行执行涉及各种方面的要素所必需的操作。

机器可读媒体可用于存储软件及数据，所述软件及数据在由计算装置执行时致使装置执行各种方法。可执行软件及数据可经存储于各个地方，包含例如ROM、易失性RAM、非易失性存储器及/或高速缓存。此软件及/或数据的部分可经存储于这些存储装置中的任一者中。此外，可从集中式服务器或对等网络获得数据及指令。在不同时间且在不同通信会话中或在相同通信会话中从不同集中式服务器及/或对等网络获得数据及指令的不同部分。可在应用程序执行之前完全获得数据及指令。替代地，可在执行需要时及时动态地获得数据及指令的部分。因此，无需数据及指令在特定时刻完全在机器可读媒体上。

计算机可读媒体的实例尤其包含(但不限于)可记录及不可记录类型的媒体，例如易失性及非易失性存储器装置、只读存储器(ROM)、随机存取存储器(RAM)、快闪存储器装置、固态驱动存储媒体、可装卸磁盘、磁盘存储媒体、光盘存储媒体(例如，光盘只读存储器(CD ROM)、数字多功能磁盘(DVD)等)。计算机可读媒体可存储指令。

一般来说，有形或非暂时性机器可读媒体包含提供(例如，存储)呈可由机器(例如，计算机、移动装置、网络装置、个人数字助理、制造工具、具有一组一或多个处理器的任何装置)存取的形式的信息的任何机构。

在各个实施例中，硬接线电路系统可结合软件及固件指令用于实施技术。因此，技术既不限于硬件电路系统与软件的任何特定组合也不限于由计算装置执行的指令的任何特定来源。

本文中陈述的各个实施例可使用广泛范围的不同类型的计算装置实施。如本文中使用，“计算装置”的实例包含(但不限于)服务器、集中式计算平台、多个计算处理器及/或组件的系统、移动装置、用户终端、车辆、个人通信装置、穿戴式数字装置、电子自动售货亭、通用计算机、电子文档读取器、平板计算机、膝上型计算机、智能电话、数码相机、住宅家用电器、电视机或数字音乐播放器。计算装置的额外实例包含是被称为“物联网”(IOT)的部分的装置。此类“事物”可与可监测所述事物或修改这些事物的设置的其所有者或管理员进行偶尔交互。在一些情况中，这些所有者或管理员关于“事物”装置扮演用户角色。在一些实例中，用户的主要移动装置(例如苹果手机)可为关于由用户佩戴的成对“事物”装置(例如苹果手表)的管理员服务器。

在一些实施例中，计算装置可为计算机或主机系统，其可经实施例如为桌上型计算机、膝上型计算机、网络服务器、移动装置或包含存储器及处理装置的其它计算装置。主机系统可包含或耦合到存储器子系统使得主机系统可从存储器子系统读取数据或将数据写入到存储器子系统。主机系统可经由物理主机接口耦合到存储器子系统。一般来说，主机系统可经由相同通信连接、多个单独通信连接及/或通信连接的组合存取多个存储器子系统。

在一些实施例中，计算装置是包含一或多个处理装置的系统。处理装置的实例可包含微控制器、中央处理单元(CPU)、专用逻辑电路系统(例如，先场可编程门阵列(FPGA)、专用集成电路(ASIC)等)、芯片上系统(SoC)或另一合适的处理器。

尽管一些图以特定顺序说明数个操作，但可对不依赖于顺序的操作进行重新排序，且可组合或分解其它操作。虽然具体提到了一些重新排序或其它分组，但其它分组对于所属领域的一般技术人员来说将是显而易见的，且因此并未提供详尽的替代例列表。此外，应认识到，阶段可经实施于硬件，固件或其任何组合中。

在前述说明书中，已参考本发明的特定示范性实施例描述了本发明。将明显的是，在不背离所附权利要求书中所陈述的更宽精神及范围的情况下，可对本发明做出各种修改。因此，说明书及图式应以说明性意义而非限制性意义来看待。