一种锁存器单元和分频器

技术领域

本发明涉及集成电路设计技术领域，尤指一种锁存器单元和分频器。

背景技术

分频器广泛用于集成电路芯片，在射频接收发射通路，二分频电路经常用来产生正交本振信号，分频器还常常用于锁相环反馈回路中，将压控振荡器产生的高频信号分频到低频与参考信号进行相位/频率比较。构成分频器的基本单元为锁存器，二分频电路通常由两个锁存器构成，实现低功耗分频器的重要手段是实现低功耗锁存器。如下图1所示为二分频电路框图，其由两个锁存器构成。

便携式电子设备通常要求集成电路低功耗，以提高设备的续航时间，提升用户体验，因此低功耗设计是现代集成电路设计的一个重要议题。锁存器是构成分频器的基本单元，如何降低集成电路常用模块中的锁存器的功耗是亟需解决的问题。

发明内容

本发明的目的是提供一种锁存器单元和分频器，实现大大降低功耗，可广泛用于对功耗要求高、续航时间要求长的领域。

本发明提供的技术方案如下：

本发明提供一种锁存器单元，包括：

第一差分电路，用于输入第一极性时钟信号和差分输入信号对；

第二差分电路，与所述第一差分电路连接，用于输入第二极性时钟信号，与所述第一差分电路同时输入所述差分输入信号对，并且输出差分输出信号对；所述第一极性时钟信号与所述第二极性时钟信号为一对反相的时钟信号。

本发明还提供一种锁存器单元，包括：

第三差分电路，用于输入第一极性时钟信号和输出差分输出信号对；

第四差分电路，与所述第三差分电路连接，用于输入第二极性时钟信号和输入差分输入信号对，并且与所述第三差分电路同时输出所述差分输出信号对；所述第一极性时钟信号与所述第二极性时钟信号为一对反相的时钟信号。

本发明还提供一种分频器，所述分频器集成有如所述的锁存器单元。

通过本发明提供的一种锁存器单元和分频器，能够大大降低功耗，可广泛用于对功耗要求高、续航时间要求长的领域。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对一种锁存器单元和分频器的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1是二分频电路框图；

图2是本发明一种锁存器单元的一个实施例的电路原理图；

图3是本发明一种锁存器单元的另一个实施例的电路原理图；

图4是本发明一种锁存器单元的另一个实施例的电路原理图；

图5是本发明一种锁存器单元的另一个实施例的电路原理图；

图6是本发明一种锁存器单元的另一个实施例的电路原理图；

图7是本发明一种锁存器单元的另一个实施例的电路原理图；

图8是本发明一种锁存器单元的另一个实施例的电路原理图；

图9是本发明一种锁存器单元的另一个实施例的电路原理图；

图10是本发明一种锁存器单元的另一个实施例的电路原理图；

图11是本发明一种锁存器单元的另一个实施例的电路原理图；

图12是本发明一种锁存器单元的另一个实施例的电路原理图；

图13是本发明一种锁存器单元的另一个实施例的电路原理图；

图14是本发明一种锁存器单元的另一个实施例的电路原理图；

图15是本发明一种锁存器单元的另一个实施例的电路原理图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

本发明的一个实施例，如图2所示，一种锁存器单元，包括：

第一差分电路，用于输入第一极性时钟信号和差分输入信号对；

第二差分电路，与所述第一差分电路连接，用于输入第二极性时钟信号，与所述第一差分电路同时输入所述差分输入信号对，并且输出差分输出信号对；所述第一极性时钟信号与所述第二极性时钟信号为一对反相的时钟信号。

具体的，差分输入信号对包括正相输入信号和反相输入信号，差分输出信号对包括正相输出信号和反相输出信号。

基于前述实施例，所述第二差分电路包括：

第一差分信号收发模块，用于输入所述差分输入信号对中的正相输入信号；

第二差分信号收发模块，用于输入所述差分输入信号对中的负相输入信号；

所述第一差分信号收发模块和第二差分信号收发模块的第一端口和第二端口相互交叉连接，以分别输出所述差分输出信号对中的负相输出信号和正相输出信号；

第一时钟信号输入模块，分别与所述第一差分信号收发模块和第二差分信号收发模块的第三端口连接，用于输入所述第二极性时钟信号。

基于前述实施例，所述第一差分信号收发模块包括：第一MOS管和第三MOS管；

所述第二差分信号收发模块包括：第二MOS管和第四MOS管；

所述第一时钟信号输入模块包括：第五MOS管；

所述第一MOS管和第三MOS管共漏极并与所述第四MOS管的栅极连接；

所述第二MOS管和第四MOS管共漏极并与所述第三MOS管的栅极连接；

所述第三MOS管和所述第四MOS管共源极并与第一极性接口连接；

所述第一MOS管的栅极输入所述正相输入信号，所述第二MOS管的栅极输入所述负相输入信号；

所述第一MOS管和第二MOS管的源极分别与所述第五MOS管的漏极连接，所述第五MOS管的栅极输入所述第二极性时钟信号，所述第五MOS管的源极与第一极性接口连接；

其中，所述第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管的沟道类型相同；所述第一差分信号收发模块的第一端口和第二端口分别为所述第三MOS管的漏极和栅极；所述第二差分信号收发模块的第一端口和第二端口分别为所述第四MOS管的漏极和栅极；所述第一差分信号收发模块和第二差分信号收发模块的第三端口分别为所述第一MOS管和第二MOS管的源极。

基于前述实施例，所述第一差分电路包括：

第二时钟信号输入模块，用于输入所述第一极性时钟信号；

第一差分信号输入模块，分别与所述第一差分信号收发模块、第二差分信号收发模块的第一端口，以及所述第二时钟信号输入模块连接，用于输入所述差分输入信号对。

基于前述实施例，所述第二时钟信号输入模块包括：第六MOS管和第七MOS管；

所述第一差分信号输入模块包括：第八MOS管和第九MOS管；

所述第六MOS管和第七MOS管共源极且与第二极性接口连接；

所述第六MOS管和第七MOS管共栅极且接入所述第一极性时钟信号；

所述第六MOS管的漏极与所述第八MOS管的源极连接，所述第八MOS管的漏极与所述第一差分信号收发模块的第一端口连接，所述第八MOS管的栅极接入所述差分输入信号对中的正相输入信号；

所述第七MOS管的漏极与所述第九MOS管的源极连接，所述第九MOS管的漏极与所述第二差分信号收发模块的第一端口连接，所述第九MOS管的栅极接入所述差分输入信号对中的负相输入信号；

其中，所述第六MOS管、第七MOS管、第八MOS管和第九MOS管的沟道类型相同，且与所述第一MOS管的沟道类型相反。

基于前述实施例，所述第六MOS管的漏极和第七MOS管的漏极短接，所述第八MOS管的源极和第九MOS管的源极短接。

具体的，第一差分电路和第二差分电路包括下列四种情况。

第一种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为N型MOS管，那么如图3所示，第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管分别为第一N型MOS管MN1、第三N型MOS管MN3、第二N型MOS管MN2、第四N型MOS管MN4和第五N型MOS管MN5。第六MOS管、第七MOS管、第八MOS管和第九MOS管分别为第一P型MOS管MP1、第二P型MOS管MP2、第三P型MOS管MP3和第四P型MOS管MP4。此时，第一极性接口为接地，第二极性接口为供电电源VDD，第一极性时钟信号为CKN，第二极性时钟信号为CKP，正相输入信号为D，负相输入信号为DB，正相输出信号为Q，负相输出信号为QB。此时，第一P型MOS管MP1、第二P型MOS管MP2的源极分别与供电电源VDD连接，第一N型MOS管MN1和第三P型MOS管MP3的栅极分别接入D，第二N型MOS管MN2和第四P型MOS管MP4的栅极分别接入DB。第一P型MOS管MP1、第二P型MOS管MP2的栅极分别接入CKN，第五N型MOS管MN5的栅极接入CKP。

图3中当CKN＝0，CKP＝1时，根据N型MOS管栅极高电平导通，P型MOS管栅极低电平导通的原理可知，此时D的电平大小无论是0或者1，不会一直存在从电源到地的直接通路，即不存在从电源到地的静态电流。例如当D＝0，DB＝1时，MP4断开使得Q被下拉到0，因此右边支路不存在从电源到地的直接通路，由于MN1断开，Q为0导致MN3断开，因此左边支路不存在从电源到地的直接通路，因此，此时从电源到地不存在静态电流。还例如当D＝1，DB＝0时，MP3断开使得QB被下拉到0，因此左边支路不存在从电源到地的直接通路，由于MN2断开，QB为0导致MN4断开，因此右边支路不存在从电源到地的直接通路。由于从电源到地不存在静态电流，因此图3结构组成的锁存器单元在CKN＝0，CKP＝1时不存在静态电流，大大降低了锁存器单元的功耗。

第二种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为N型MOS管，那么如图4所示，本实施例的锁存器单元相对于图3所示的锁存器单元而言，只是让第一P型MOS管MP1的漏极和第二P型MOS管MP2的漏极短接，并让第三P型MOS管MP3的源极和第四P型MOS管MP4的源极短接。由于信号输入方式不改变，因此，图4结构组成的锁存器单元在CKN＝0，CKP＝1时与图3一样，不存在静态电流，大大降低了锁存器单元的功耗。

第三种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为P型MOS管，那么如图6所示，第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管分别为第一P型MOS管MP1、第三P型MOS管MP3、第二P型MOS管MP2、第四P型MOS管MP4和第五P型MOS管MP5。第六MOS管、第七MOS管、第八MOS管和第九MOS管分别为第一N型MOS管MN1、第二N型MOS管MN2、第三N型MOS管MN3和第四N型MOS管MN4。此时，第一极性接口为供电电源VDD，第二极性接口为接地，第一极性时钟信号为CKP，第二极性时钟信号为CKN，正相输入信号为D，负相输入信号为DB，正相输出信号为Q，负相输出信号为QB。此时，第一N型MOS管MN1、第二N型MOS管MN2的源极分别接地，第一P型MOS管MP1和第三N型MOS管MN3的栅极分别接入D，第二P型MOS管MP2和第四N型MOS管MN4的栅极分别接入DB。第一N型MOS管MN1、第二N型MOS管MN2的栅极分别接入CKP，第五P型MOS管MP5的栅极接入CKN。

图6中当CKP＝1，CKN＝0时，根据N型MOS管栅极高电平导通，P型MOS管栅极低电平导通的原理可知，此时D的电平大小无论是0或者1，不会一直存在从电源到地的直接通路，即不存在从电源到地的静态电流。例如当D＝0，DB＝1时，MN3断开使得QB被上拉到1，因此左边支路不存在从电源到地的直接通路，由于MP2断开，QB为1导致MP4断开，因此右边支路不存在从电源到地的直接通路，因此，此时从电源到地不存在静态电流。还例如当D＝1，DB＝0时，MN4断开使得Q被上拉到1，因此右边支路不存在从电源到地的直接通路，由于MP1断开，Q为1导致MP3断开，因此左边支路不存在从电源到地的直接通路。由于从电源到地不存在静态电流，因此图6结构组成的锁存器单元在CKP＝1，CKN＝0时不存在静态电流，大大降低了锁存器单元的功耗。

第四种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为P型MOS管，那么如图7所示，本实施例的锁存器单元相对于图6所示的锁存器单元而言，只是让第一N型MOS管MN1的漏极和第二N型MOS管MN2的漏极短接，并让第三N型MOS管MN3的源极和第四N型MOS管MN4的源极短接。由于信号输入方式不改变，因此，图7结构组成的锁存器单元在CKP＝1，CKN＝0时与图6一样，不存在静态电流，大大降低了锁存器单元的功耗。

基于前述实施例，所述第二时钟信号输入模块包括：第六MOS管和第七MOS管；

所述第一差分信号输入模块包括：第八MOS管和第九MOS管；

所述第六MOS管和第七MOS管共源极且与第二极性接口连接；

所述第六MOS管的栅极接入所述差分输入信号对中的正相输入信号；

所述第七MOS管的栅极接入所述差分输入信号对中的负相输入信号；

所述第六MOS管的漏极与所述第八MOS管的源极连接，所述第八MOS管的漏极与所述第一差分信号收发模块的第一端口连接；

所述第七MOS管的漏极与所述第九MOS管的源极连接，所述第九MOS管的漏极与所述第二差分信号收发模块的第一端口连接；

所述第八MOS管和第九MOS管共栅极且接入所述第一极性时钟信号；

其中，所述第六MOS管、第七MOS管、第八MOS管和第九MOS管的沟道类型相同，且与所述第一MOS管的沟道类型相反。

具体的，第一差分电路和第二差分电路除了上述两种情况，还包括下列两种情况。

第五种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为N型MOS管，第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管分别为第一N型MOS管MN1、第三N型MOS管MN3、第二N型MOS管MN2、第四N型MOS管MN4和第五N型MOS管MN5。第六MOS管、第七MOS管、第八MOS管和第九MOS管分别为第一P型MOS管MP1、第二P型MOS管MP2、第三P型MOS管MP3和第四P型MOS管MP4。此时，第一极性接口为接地，第二极性接口为供电电源VDD，第一极性时钟信号为CKN，第二极性时钟信号为CKP，正相输入信号为D，负相输入信号为DB，正相输出信号为Q，负相输出信号为QB。此时，第一P型MOS管MP1、第二P型MOS管MP2的源极分别与供电电源VDD连接，第一P型MOS管MP1和第一N型MOS管MN1的栅极分别接入D，第二P型MOS管MP2和第二N型MOS管MN2的栅极分别接入DB。第三P型MOS管MP3和第四P型MOS管MP4的栅极分别接入CKN，第五N型MOS管MN5的栅极接入CKP。

图5中当CKN＝0，CKP＝1时，根据N型MOS管栅极高电平导通，P型MOS管栅极低电平导通的原理可知，此时D的电平大小无论是0或者1，不会一直存在从电源到地的直接通路，即不存在从电源到地的静态电流。例如当D＝0，DB＝1时，MP2断开使得Q被下拉到0，因此右边支路不存在从电源到地的直接通路，由于MN1断开，Q为0导致MN3断开，因此左边支路不存在从电源到地的直接通路，因此，此时从电源到地不存在静态电流。还例如当D＝1，DB＝0时，MP1断开使得QB被下拉到0，因此左边支路不存在从电源到地的直接通路，由于MN2断开，QB为0导致MN4断开，因此右边支路不存在从电源到地的直接通路。由于从电源到地不存在静态电流，因此图5结构组成的锁存器单元在CKN＝0，CKP＝1时不存在静态电流，大大降低了锁存器单元的功耗。

第六种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为P型MOS管，第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管分别为第一P型MOS管MP1、第三P型MOS管MP3、第二P型MOS管MP2、第四P型MOS管MP4和第五P型MOS管MP5。第六MOS管、第七MOS管、第八MOS管和第九MOS管分别为第一N型MOS管MN1、第二N型MOS管MN2、第三N型MOS管MN3和第四N型MOS管MN4。此时，第一极性接口为供电电源VDD，第二极性接口为接地，第一极性时钟信号为CKP，第二极性时钟信号为CKN，正相输入信号为D，负相输入信号为DB，正相输出信号为Q，负相输出信号为QB。此时，第一N型MOS管MN1、第二N型MOS管MN2的源极分别与供电电源VDD连接，第五P型MOS管MP5的源极与供电电源VDD连接。第一N型MOS管MN1和第一P型MOS管MP1的栅极分别接入D，第二N型MOS管MN2和第二N型MOS管MN2的栅极分别接入DB。第三N型MOS管MN3和第四N型MOS管MN4的栅极分别接入CKP，第五P型MOS管MP5的栅极接入CKN。

图8中当CKP＝1，CKN＝0时，根据N型MOS管栅极高电平导通，P型MOS管栅极低电平导通的原理可知，此时D的电平大小无论是0或者1，不会一直存在从电源到地的直接通路，即不存在从电源到地的静态电流。例如当D＝0，DB＝1时，MN1断开使得QB被上拉到1，因此左边支路不存在从电源到地的直接通路，由于MP2断开，QB为1导致MP4断开，因此右边支路不存在从电源到地的直接通路，因此，此时从电源到地不存在静态电流。还例如当D＝1，DB＝0时，MN2断开使得Q被上拉到1，因此右边支路不存在从电源到地的直接通路，由于MP1断开，Q为1导致MP3断开，因此左边支路不存在从电源到地的直接通路。由于从电源到地不存在静态电流，因此图8结构组成的锁存器单元在CKP＝1，CKN＝0时不存在静态电流，大大降低了锁存器单元的功耗。

本发明的一个实施例，如图9所示，一种锁存器单元，包括：

第三差分电路，用于输入第一极性时钟信号和输出差分输出信号对；

第四差分电路，与所述第三差分电路连接，用于输入第二极性时钟信号和输入差分输入信号对，并且与所述第三差分电路同时输出所述差分输出信号对；所述第一极性时钟信号与所述第二极性时钟信号为一对反相的时钟信号。

具体的，差分输入信号对包括正相输入信号和反相输入信号，差分输出信号对包括正相输出信号和反相输出信号。

基于前述实施例，所述第四差分电路包括：

第三差分信号收发模块，用于输入所述差分输入信号对中的正相输入信号，以及输出所述差分输出信号对中的负相输出信号；

第四差分信号收发模块，用于输入所述差分输入信号对中的负相输入信号，以及输出所述差分输出信号对中的正相输出信号；

所述第三差分信号收发模块和第四差分信号收发模块的第一端口和第二端口相互交叉连接，以分别输出所述差分输出信号对中的负相输出信号和正相输出信号；

第三时钟信号输入模块，分别与所述第三差分信号收发模块和第四差分信号收发模块的第三端口连接，用于输入所述第二极性时钟信号。

基于前述实施例，所述第三差分信号收发模块包括：第一MOS管和第三MOS管；

所述第四差分信号收发模块包括：第二MOS管和第四MOS管；

所述第三时钟信号输入模块包括：第五MOS管；

所述第一MOS管和第三MOS管共漏极并与所述第四MOS管的栅极连接；

所述第二MOS管和第四MOS管共漏极并与所述第三MOS管的栅极连接；

所述第三MOS管和所述第四MOS管共源极并与第一极性接口连接；

所述第一MOS管的栅极输入所述正相输入信号，所述第二MOS管的栅极输入所述负相输入信号；

所述第一MOS管和第二MOS管的源极分别与所述第五MOS管的漏极连接，所述第五MOS管的栅极输入所述第二极性时钟信号，所述第五MOS管的源极与第一极性接口连接；

其中，所述第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管的沟道类型相同；所述第三差分信号收发模块的第一端口为第一MOS管、第三MOS管和第八MOS管的第一交汇点，所述第三差分信号收发模块的第二端口为所述第三MOS管的栅极；所述第四差分信号收发模块的第一端口为第二MOS管、第四MOS管和第九MOS管的第二交汇点，所述第四差分信号收发模块的第二端口为所述第四MOS管的栅极；所述第三差分信号收发模块和第四差分信号收发模块的第三端口分别为所述第一MOS管和第二MOS管的源极。

基于前述实施例，所述第三差分电路包括：

第四时钟信号输入模块，用于输入所述第一极性时钟信号；

第二差分信号输入模块，与所述第四时钟信号输入模块连接，且分别与所述第三差分信号收发模块、第四差分信号收发模块的第四端口相互交叉连接，用于输出所述差分输出信号对。

基于前述实施例，所述第四时钟信号输入模块包括：第六MOS管和第七MOS管；

所述第二差分信号输入模块包括：第八MOS管和第九MOS管；

所述第六MOS管和第七MOS管共源极且与第二极性接口连接；

所述第六MOS管和第七MOS管共栅极且接入所述第一极性时钟信号；

所述第六MOS管的漏极与所述第八MOS管的源极连接，所述第八MOS管的漏极与所述第三差分信号收发模块的第一端口连接；

所述第七MOS管的漏极与所述第九MOS管的源极连接，所述第九MOS管的漏极与所述第四差分信号收发模块的第一端口连接；

所述第八MOS管的栅极与所述第三差分信号收发模块的第一端口连接，以输出所述差分输出信号对中的正相输出信号；

所述第九MOS管的栅极与所述第四差分信号收发模块的第一端口连接，以输出所述差分输出信号对中的负相输出信号；

其中，所述第六MOS管、第七MOS管、第八MOS管和第九MOS管的沟道类型相同，且与所述第一MOS管的沟道类型相反；第三差分信号收发模块的第四端口为第三MOS管和第八MOS管连接线路上靠近第八MOS管且远离第一交汇点的节点，第四差分信号收发模块的第四端口为第四MOS管和第九MOS管连接线路上靠近第九MOS管且远离第二交汇点的节点。

基于前述实施例，所述第六MOS管的漏极和第七MOS管的漏极短接，所述第八MOS管的源极和第九MOS管的源极短接。

具体的，第三差分电路和第四差分电路包括下列四种情况。

第一种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为N型MOS管，那么如图10所示，第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管分别为第一N型MOS管MN1、第三N型MOS管MN3、第二N型MOS管MN2、第四N型MOS管MN4和第五N型MOS管MN5。第六MOS管、第七MOS管、第八MOS管和第九MOS管分别为第一P型MOS管MP1、第二P型MOS管MP2、第三P型MOS管MP3和第四P型MOS管MP4。此时，第一极性接口为接地，第二极性接口为供电电源VDD，第一极性时钟信号为CKN，第二极性时钟信号为CKP，正相输入信号为D，负相输入信号为DB，正相输出信号为Q，负相输出信号为QB。此时，第一P型MOS管MP1、第二P型MOS管MP2的源极分别与供电电源VDD连接，第一N型MOS管MN1的栅极接入D，第二N型MOS管MN2的栅极分别接入DB。第一P型MOS管MP1、第二P型MOS管MP2的栅极分别接入CKN，第五N型MOS管MN5的栅极接入CKP。

图10中当CKN＝0，CKP＝1时，根据N型MOS管栅极高电平导通，P型MOS管栅极低电平导通的原理可知，此时D的电平大小无论是0或者1，不会一直存在从电源到地的直接通路，即不存在从电源到地的静态电流。例如当D＝0，DB＝1时，QB被上拉到1，Q被下拉到0，MP4断开，因此右边支路不存在从电源到地的直接通路，Q为0导致MN3断开，因此左边支路不存在从电源到地的直接通路，因此，此时从电源到地不存在静态电流。还例如当D＝1，DB＝0时，QB被下拉到0，Q被上拉到1，MP3断开，因此左边支路不存在从电源到地的直接通路，QB为0导致MN4断开，因此右边支路不存在从电源到地的直接通路。由于从电源到地不存在静态电流，因此图10结构组成的锁存器单元在CKN＝0，CKP＝1时不存在静态电流，大大降低了锁存器单元的功耗。

第二种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为N型MOS管，那么如图11所示，本实施例的锁存器单元相对于图10所示的锁存器单元而言，只是让第一P型MOS管MP1的漏极和第二P型MOS管MP2的漏极短接，并让第三P型MOS管MP3的源极和第四P型MOS管MP4的源极短接。由于信号输入方式不改变，因此，图11结构组成的锁存器单元在CKN＝0，CKP＝1时与图10一样，不存在静态电流，大大降低了锁存器单元的功耗。

第三种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为P型MOS管，那么如图12所示，第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管分别为第一P型MOS管MP1、第三P型MOS管MP3、第二P型MOS管MP2、第四P型MOS管MP4和第五P型MOS管MP5。第六MOS管、第七MOS管、第八MOS管和第九MOS管分别为第一N型MOS管MN1、第二N型MOS管MN2、第三N型MOS管MN3和第四N型MOS管MN4。此时，第一极性接口为供电电源VDD，第二极性接口为接地，第一极性时钟信号为CKP，第二极性时钟信号为CKN，正相输入信号为D，负相输入信号为DB，正相输出信号为Q，负相输出信号为QB。此时，第一N型MOS管MN1、第二N型MOS管MN2的源极分别接地，第一P型MOS管MP1的栅极接入D，第二P型MOS管MP2的栅极接入DB。第一N型MOS管MN1、第二N型MOS管MN2的栅极分别接入CKP，第五P型MOS管MP5的栅极接入CKN。

图12中当CKP＝1，CKN＝0时，根据N型MOS管栅极高电平导通，P型MOS管栅极低电平导通的原理可知，此时D的电平大小无论是0或者1，不会一直存在从电源到地的直接通路，即不存在从电源到地的静态电流。例如当D＝0，DB＝1时，QB被上拉到1，Q被下拉到0，MN3断开，因此左边支路不存在从电源到地的直接通路，QB为1导致MP4断开，因此右边支路不存在从电源到地的直接通路，因此，此时从电源到地不存在静态电流。还例如当D＝1，DB＝0时，QB被下拉到0，Q被上拉到1，MN4断开，因此右边支路不存在从电源到地的直接通路，Q为1导致MP3断开，因此左边支路不存在从电源到地的直接通路。由于从电源到地不存在静态电流，因此图12结构组成的锁存器单元在CKP＝1，CKN＝0时不存在静态电流，大大降低了锁存器单元的功耗。

第四种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为P型MOS管，那么如图13所示，本实施例的锁存器单元相对于图12所示的锁存器单元而言，只是让第一N型MOS管MN1的漏极和第二N型MOS管MN2的漏极短接，并让第三N型MOS管MN3的源极和第四N型MOS管MN4的源极短接。由于信号输入方式不改变，因此，图13结构组成的锁存器单元在CKP＝1，CKN＝0时与图12一样，不存在静态电流，大大降低了锁存器单元的功耗。

基于前述实施例，所述第四时钟信号输入模块包括：第六MOS管和第七MOS管；

所述第二差分信号输入模块包括：第八MOS管和第九MOS管；

所述第六MOS管和第七MOS管共源极且与第二极性接口连接；

所述第六MOS管的漏极与所述第八MOS管的源极连接，所述第八MOS管的漏极与所述第三差分信号收发模块的第一端口连接；

所述第七MOS管的漏极与所述第九MOS管的源极连接，所述第九MOS管的漏极与所述第四差分信号收发模块的第一端口连接；

所述第六MOS管的栅极与所述第四差分信号收发模块的第一端口连接，所述第七MOS管的栅极与所述第三差分信号收发模块的第一端口连接；

所述第八MOS管和第九MOS管的栅极分别接入所述第一极性时钟信号；

所述第八MOS管的漏极与所述第三差分信号收发模块的第一端口连接，以输出所述差分输出信号对中的负相输出信号；

所述第九MOS管的漏极与所述第四差分信号收发模块的第一端口连接，以输出所述差分输出信号对中的正相输出信号；

其中，所述第六MOS管、第七MOS管、第八MOS管和第九MOS管的沟道类型相同，且与所述第一MOS管的沟道类型相反。

具体的，第三差分电路和第四差分电路除了上述两种情况，还包括下列两种情况。

第五种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为N型MOS管，第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管分别为第一N型MOS管MN1、第三N型MOS管MN3、第二N型MOS管MN2、第四N型MOS管MN4和第五N型MOS管MN5。那么如图14所示，第六MOS管、第七MOS管、第八MOS管和第九MOS管分别为第一P型MOS管MP1、第二P型MOS管MP2、第三P型MOS管MP3和第四P型MOS管MP4。此时，第一极性接口为接地，第二极性接口为供电电源VDD，第一极性时钟信号为CKN，第二极性时钟信号为CKP，正相输入信号为D，负相输入信号为DB，正相输出信号为Q，负相输出信号为QB。此时，第一P型MOS管MP1、第二P型MOS管MP2的源极分别与供电电源VDD连接，第一N型MOS管MN1的栅极接入D，第二N型MOS管MN2的栅极接入DB。第三P型MOS管MP3和第四P型MOS管MP4的栅极分别接入CKN，第五N型MOS管MN5的栅极接入CKP。

图14中当CKN＝0，CKP＝1时，根据N型MOS管栅极高电平导通，P型MOS管栅极低电平导通的原理可知，此时D的电平大小无论是0或者1，不会一直存在从电源到地的直接通路，即不存在从电源到地的静态电流。例如当D＝0，DB＝1时，QB被上拉到1，Q被下拉到0，MP2断开，因此右边支路不存在从电源到地的直接通路，Q为0导致MN3断开，因此左边支路不存在从电源到地的直接通路，因此，此时从电源到地不存在静态电流。还例如当D＝1，DB＝0时，QB被下拉到0，Q被上拉到1，MP1断开，因此左边支路不存在从电源到地的直接通路，QB为0导致MN4断开，因此右边支路不存在从电源到地的直接通路。由于从电源到地不存在静态电流，因此图14结构组成的锁存器单元在CKN＝0，CKP＝1时不存在静态电流，大大降低了锁存器单元的功耗。

第六种情况：如果第一MOS管、第二MOS管、第三MOS管、第四MOS管和第五MOS管均为P型MOS管，第一MOS管、第三MOS管、第二MOS管、第四MOS管和第五MOS管分别为第一P型MOS管MP1、第三P型MOS管MP3、第二P型MOS管MP2、第四P型MOS管MP4和第五P型MOS管MP5。那么如图15所示，第六MOS管、第七MOS管、第八MOS管和第九MOS管分别为第一N型MOS管MN1、第二N型MOS管MN2、第三N型MOS管MN3和第四N型MOS管MN4。此时，第一极性接口为供电电源VDD，第二极性接口为接地，第一极性时钟信号为CKP，第二极性时钟信号为CKN，正相输入信号为D，负相输入信号为DB，正相输出信号为Q，负相输出信号为QB。此时，第一N型MOS管MN1、第二N型MOS管MN2的源极分别接地，第五P型MOS管MP5的源极接入供电电源VDD，第一P型MOS管MP1的栅极接入D，第二P型MOS管MP2的栅极接入DB。第三N型MOS管MN3和第四N型MOS管MN4的栅极分别接入CKP，第五P型MOS管MP5的栅极接入CKN。

图15中当CKP＝1，CKN＝0时，根据N型MOS管栅极高电平导通，P型MOS管栅极低电平导通的原理可知，此时D的电平大小无论是0或者1，不会一直存在从电源到地的直接通路，即不存在从电源到地的静态电流。例如当D＝0，DB＝1时，QB被上拉到1，Q被下拉到0，MN1断开，因此左边支路不存在从电源到地的直接通路，QB为1导致MP4断开，因此右边支路不存在从电源到地的直接通路，因此，此时从电源到地不存在静态电流。还例如当D＝1，DB＝0时，QB被下拉到0，Q被上拉到1，MN2断开，因此右边支路不存在从电源到地的直接通路，Q为1导致MP3断开，因此左边支路不存在从电源到地的直接通路。由于从电源到地不存在静态电流，因此图15结构组成的锁存器单元在CKP＝1，CKN＝0时不存在静态电流，大大降低了锁存器单元的功耗。

本发明的一个实施例，一种分频器，所述分频器集成有上述的锁存器单元。

基于本发明提供的锁存器可构成低功耗分频器，可广泛用于对功耗要求高、续航时间要求长的领域。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各程序模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的程序模块完成，即将所述装置的内部结构划分成不同的程序单元或模块，以完成以上描述的全部或者部分功能。实施例中的各程序模块可以集成在一个处理单元中，也可是各个单元单独物理存在，也可以两个或两个以上单元集成在一个处理单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件程序单元的形式实现。另外，各程序模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。