像素电路以及显示面板

技术领域

本公开文件涉及像素电路以及显示面板，特别是一种用于拼接显示器的像素电路以及显示面板。

背景技术

市面上显示器的像素电路广泛采用薄膜晶体管作为驱动与开关元件。然而，在不同的半导体工艺下，薄膜晶体管元件会因为工艺上的误差或长时间的操作而造成元件特性衰减，例如临界电压的变异或漂移。这些问题会导致面板亮度的均匀性下降，进而对于画面品质造成影响。

此外，当采用同步发光显示的驱动(Simultaneous Emission Driving)方法来驱动像素电路时，会造成瞬间电流过大以及每一帧显示画面亮暗之间的间隔较长，造成画面闪烁的问题。

发明内容

本公开文件提供一种像素电路，其包含驱动电路、发光单元、第一晶体管、第二晶体管、第三晶体管、调制电路以及写入电路。驱动电路用以提供驱动电流。第一晶体管耦接于驱动电路，并用于接收驱动电流。第二晶体管耦接于发光单元与第一晶体管之间，用以根据发光信号选择性地导通。第三晶体管耦接于驱动电路与发光单元之间。调制电路耦接第一晶体管的控制端，并用以输出第一控制电压至第一晶体管的控制端，以于预设时间长度内连续切换第一晶体管的开关状态。写入电路耦接调制电路，用以根据周期性的脉冲信号和第一数据电压输出第二控制电压至调制电路以决定第一控制电压的大小。

本公开文件提供一种显示面板，其包含多个像素电路，上述像素电路形成具有N列的像素矩阵，像素电路的每一者包含驱动电路、发光单元、第一晶体管、第二晶体管、第三晶体管、调制电路以及写入电路。驱动电路用以提供驱动电流。第一晶体管耦接于驱动电路，并用于接收驱动电流。第二晶体管耦接于发光单元与第一晶体管之间，用以根据发光信号选择性地导通。第三晶体管耦接于驱动电路与发光单元之间。调制电路耦接第一晶体管的控制端，并用以输出第一控制电压至第一晶体管的控制端，以于预设时间长度内连续切换第一晶体管的开关状态。写入电路耦接调制电路，用以根据周期性的脉冲信号和第一数据电压输出第二控制电压至调制电路以决定第一控制电压的大小。

上述的像素电路与显示面板的优点之一，在于通过渐进式发光降低显示画面亮暗之间产生的闪烁。

上述的像素电路与显示面板的另一个优点，在于通过内补偿的方式降低临界电压的变异或漂移的影响。

附图说明

图1为根据本公开文件一些实施例所示出的像素电路的功能方框图。

图2为根据本公开文件一实施例所示出的像素电路的示意图。

图3为根据本公开文件一实施例所示出的像素电路的信号时序波形图。

第4A～4C图为根据本公开文件一实施例所示出的像素电路的操作示意图。

图5为根据本公开文件另一实施例所示出的像素电路的示意图。

图6为根据本公开文件一些实施例所示出的显示面板的示意图。

附图标记说明：

100,500：像素电路

110,510：驱动电路

120,520：调制电路

130,530：写入电路

EU：发光单元

T1～T13：晶体管

CV1,CV2：控制电压

SWEEP：脉冲信号

EM,EM[n+1]：发光信号

DATA1,DATA2：数据电压

I：驱动电流

PVDD,PVSS：驱动电压

SPAM[n],SPAM[n+1]：控制信号

SPWM[n],SPWM[n+1]：控制信号

C1,C2：电容

N1～N5：节点

V

V

V

D1～D4：时段

D4’：时段

600：显示面板

具体实施方式

下文是举实施例配合说明书附图作详细说明，但所描述的具体实施例仅仅用以解释本发明，并不用来限定本发明，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等技术效果的装置，皆为本发明公开内容所涵盖的范围。

在全篇说明书与权利要求所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。某些用以描述本公开的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本公开的描述上额外的引导。

本公开说明书和附图中使用的元件编号和信号编号中的索引[1]～[n]，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。在本公开说明书和附图中，若使用某一元件编号或信号编号时没有指明该元件编号或信号编号索引，则代表该元件编号或信号编号索引是指称所属元件群或信号群中不特定的任一元件或信号。

图1为根据本公开文件一些实施例所示出的像素电路100的功能方框图。如图1所示，像素电路100包含驱动电路110、调制电路120、写入电路130、发光单元EU、第一晶体管T1、第二晶体管T2以及第三晶体管T3。

结构上，驱动电路110耦接第一晶体管T1。第二晶体管T2耦接于发光单元EU与第一晶体管T1之间，并根据发光信号EM[n]选择性地导通。第三晶体管T3耦接于发光单元EU以及驱动电路110之间，并根据控制信号SPWM[n]选择性地导通。发光单元EU用以接收驱动电压PVSS。调制电路120则耦接于第一晶体管T1的控制端以及写入电路130之间。

操作上，驱动电路110用以提供驱动电流I至第一晶体管T1。第一晶体管T1则根据调制电路120输出的控制电压CV1决定是否导通，其中第一晶体管T1会于预设时间长度内由控制电压CV1连续切换其开关状态。写入电路130则通过周期性的脉冲信号SWEEP和数据电压DATA1输出控制电压CV2至调制电路120以决定控制电压CV1的大小。

如此一来，当第一晶体管T1被控制电压CV1导通，且第二晶体管T2也根据发光信号EM[n]导通时，发光单元EU便能接收驱动电路110的驱动电流I而开始发光。

图2为根据本公开文件一实施例所示出的像素电路100的示意图。

在一些实施例中，驱动电路110包含第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1、第七晶体管T7以及第八晶体管T8。第四晶体管T4包含第一端、第二端以及控制端，第四晶体管T4的第一端用以接收驱动电压PVDD，第四晶体管T4的第二端耦接第一晶体管T1的第一端，第四晶体管T4的控制端耦接第一节点N1。第五晶体管T5耦接于第一节点N1与第一晶体管T1的第一端之间，且第五晶体管T5的控制端用以接收控制信号SPAM[n]。第六晶体管T6包含第一端、第二端和控制端，第六晶体管T6的第一端耦接第四晶体管T4的第一端，第六晶体管T6的第二端耦接第二节点N2，且第六晶体管T6的控制端用以接收控制信号SPWM[n]。第一电容C1耦接于第一节点N1与第二节点N2之间。第七晶体管T7包含第一端、第二端以及控制端，第七晶体管T7的第一端耦接第二节点N2，第七晶体管T7的第二端用以接收参考电压V

在一些实施例中，调制电路120包含第九晶体管T9、第十晶体管T10以及第十一晶体管T11。第九晶体管T9包含第一端、第二端以及控制端，第九晶体管T9的第一端用以接收第一电压V

在一些实施例中，写入电路130包含第十二晶体管T12、第十三晶体管T13以及第二电容C2。第十二晶体管T12包含第一端、第二端和控制端，第十二晶体管T12的第一端耦接于第五节点N5，第十二晶体管T12的第二端用以接收数据电压DATA1，第十二晶体管T12的控制端用以接收控制信号SPWM[n]。第十三晶体管T13包含第一端、第二端以及控制端，第十三晶体管T13的第一端耦接第五节点N5，第十三晶体管T13的第二端耦接脉冲信号SWEEP，第十三晶体管T13的控制端用以接收发光信号EM[n]。第二电容C2耦接于第四节点N4与第五节点N5之间。

在一些实施例中，第一电压V

图3为根据本公开文件一实施例所示出的像素电路100的信号时序波形图。控制信号SPAM[n]、SPWM[n]以及发光信号EM[n]分别与控制信号SPAM[n+1]、SPWM[n+1]以及EM[n+1]具有相同脉冲宽度以及固定相位差。在一些实施例中，上述信号可通过后述图6的栅极驱动电路601产生。举例来说，栅极驱动电路601产生的第一列扫描信号S[1]可包含控制信号SPAM[1]、SPWM[1]和发光信号EM[1]，而栅极驱动电路601产生的第二列扫描信号S[2]可以包含控制信号SPAM[2]、SPWM[2]和发光信号EM[2]，依此类推。

此外，脉冲信号SWEEP用于提供周期性变化的三角波。在一些实施例中，当发光信号EM[n]、EM[n+1]由高电平变化至低电平时，脉冲信号SWEEP由高电平变化至低电平。

第4A～4C图为根据本公开文件一实施例所示出的像素电路100的操作示意图。以下将以图3搭配第4A～4C图来说明图2的像素电路100的运行。

请参照图4A。于第一时段D1，控制信号SPWM[n]会提供逻辑高电平(Logic Highlevel，例如可使P型晶体管导通的低电压)，使对应的第三晶体管T3、第六晶体管T6、第十一晶体管T11以及第十二晶体管T12导通。控制信号SPAM[n]以及发光信号EM[n]则会提供逻辑低电平(Logic Low level，例如可使P型晶体管关断的高电压)，使对应的第二晶体管T2、第五晶体管T5、第七晶体管T7、第八晶体管T8以及第十三晶体管T13关断。

此时，第一节点N1与第二节点N2会分别通过第三晶体管T3以及第六晶体管T6接收驱动电压PVSS以及驱动电压PVDD。第三节点N3与第四节点N4共同接收介于第一电压V

由于第四晶体管T4的控制端(亦即，第一节点N1)接收到低电压的驱动电压PVSS，第四晶体管T4于第一时段D1为导通状态，驱动电路110可将驱动电压PVDD传递至第一晶体管T1的第一端。

请参照图4B。于第二时段D2，控制信号SPWM[n]以及发光信号EM[n]会提供逻辑低电平，使对应的第二晶体管T2、第三晶体管T3、第六晶体管T6、第七晶体管T7、第十一晶体管T11、第十二晶体管T12以及第十三晶体管T13关断。控制信号SPAM[n]则会提供逻辑高电平，使对应的第五晶体管T5以及第八晶体管T8导通。

此时，第一节点N1与第四晶体管T4的第二端之间形成充电路径，使得第四晶体管T4的第二端的高电压(亦即，驱动电压PVDD)会经由第五晶体管T5对第一节点N1持续放电，直到第一节点N1的电压与第四晶体管T4的电压的差值达到第四晶体管T4的临界电压为止。第二节点N2则会通过第八晶体管T8接收数据电压DATA2。

换言之，第一节点N1以及第二节点N2的电压分别具有下列《公式1》以及《公式2》所示的电平：

V

V

《公式1》与《公式2》中的V

请参照图3。于第三时段D3，控制信号SPWM[n]、SPWM[n]以及发光信号EM[n]保持与第二时段D2相同电平。

请参照图4C。于第四时段D4，控制信号SPWM[n]、SPAM[n]会提供逻辑低电平，使对应的第三晶体管T3、第五晶体管T5、第六晶体管T6、第八晶体管T8、第十一晶体管T11以及第十二晶体管T12关断。发光信号EM[n]会提供逻辑高电平，使对应的第二晶体管T2、第七晶体管T7以及第十三晶体管T13导通。

此时，参考电压V

更详细地说，第一节点N1与第二节点N2的电压会分别具有下列《公式3》以及《公式4》所示的电平：

V

V

如此一来，在第四时段D4，第四晶体管T4会被导通，进而使得驱动电路110提供如以下《公式5》所示大小的驱动电流I至第一晶体管T1。

《公式5》中k代表第四晶体管T4的载子迁移率(carrier mobility)、栅极单位电容大小、以及宽长比三者的乘积。此外，上述的《公式5》不包含第四晶体管T4的临界电压Vth，所以驱动电流I的大小几乎不会受到第四晶体管T4的临界电压变异的影响。

请继续参照图4C。脉冲信号SWEEP通过第二电容C2耦合至第四节点N4，使得第四节点N4的控制电压CV2在第四时段D4内周期性的上升或下降。在本实施例中，第九晶体管T9为P型金属氧化物半导体导体(PMOS)，而第十晶体管T10为N型金属氧化物半导体导体(NMOS)，第九晶体管T9与第十晶体管T10会根据控制电压CV2的大小决定是否导通。

举例来说，当脉冲信号SWEEP由第一电平V1下降至第二电平V2时，控制电压CV2会持续下降直到第九晶体管T9导通而第十晶体管T10关断，使得第三节点N3的控制电压CV1与第一电压V

另一方面，当脉冲信号SWEEP由第二电平V2上升至第一电平V1时，控制电压CV2则会随之上升直到第九晶体管T9关断而第十晶体管T10导通，使得第三节点N3的控制电压CV1与第二电压V

也就是说，写入电路130可通过周期性的脉冲信号SWEEP调整输出至调制电路120的控制电压CV2以决定控制电压CV1的大小，使得第一晶体管T1于第四时段D4内连续切换其开关状态。在本实施例中，控制电压CV1的大小负相关于控制电压CV2。

在一些实施例中，周期性的脉冲信号SWEEP可在时段D4’内完成一次往复震荡(亦即，由第一电平V1下降至第二电平V2后再上升回到第一电平V1)，且第四时段D4中可包含多个时段D4’。

在本实施例中，第一晶体管T1为N型金属氧化物半导体导体，所以当控制电压CV1上升使得第一晶体管T1导通时，驱动电流I便能通过第一晶体管T1以及第二晶体管T2来驱动发光单元EU使其发光。反之，当控制电压CV1下降使得第一晶体管T1关断时，驱动电流I便无法致能发光单元EU使其发光。

换言之，发光单元EU发光的持续时间会正相关于第一晶体管T1导通的时间。因此，调制电路120可通过调整控制电压CV1的大小决定像素电路100的灰阶。

图5为根据本公开文件另一实施例所示出的像素电路500的示意图。像素电路500包含驱动电路510、调制电路520、写入电路530、发光单元EU、第一晶体管T1、第二晶体管T2以及第三晶体管T3。驱动电路510以及写入电路530可分别由图2的驱动电路110以及写入电路130来实现。

结构上，前述图2的驱动电路210、调制电路220、写入电路230、发光单元EU、第一晶体管T1、第二晶体管T2以及第三晶体管T3彼此之间的耦接关系，亦适用于图5的驱动电路510、调制电路520、写入电路530、发光单元EU、第一晶体管T1、第二晶体管T2以及第三晶体管T3，在此不再赘述。

调制电路520包含第九晶体管T9、第十晶体管T10以及第十一晶体管T11。前述图2的调制电路120中第九晶体管T9与第十一晶体管T11的连接关系也适用于图5的调制电路520，在此不再赘述。

值得注意的是，像素电路500中的第一晶体管T1为P型金属氧化物半导体导体，且第十晶体管T10为P型金属氧化物半导体导体，第十晶体管T10的控制端耦接第十晶体管T10的第二端。

在图5的实施例中，与前述图2的实施例差异在于，于第四时段D4，当控制电压CV2上升使得第九晶体管T9关断时，控制电压CV1会随之下降以使第一晶体管T1导通。反之，当控制电压CV2下降使得第九晶体管T9导通时，控制电压CV1会随之上升以使第一晶体管T1关断。

图6为根据本公开文件一些实施例所示出的显示面板600的示意图。显示面板600包含栅极驱动电路601、源极驱动电路602以及由多个像素电路PX排成的N列的像素矩阵r[1]～r[N]。在一些实施例中，像素矩阵r[1]～r[N]中的每一个像素电路PX可以由前述像素电路100或是像素电路500来实现。

栅极驱动电路601通过多条栅极线将扫描信号S[1]～S[n]传递至上述的N列的像素列r[1]～r[n]的对应一者。举例来说，栅极驱动电路601将扫描信号S[1]传递至第一列像素列r[1]，将扫描信号S[2]传递至第二列像素列r[2]，以此类推。

在一些实施例中，显示面板600会自第一列至第N列逐列致能上述像素电路中的发光单元(未示出)以达到渐近式发光的效果。举例来说，显示面板600致能第一列像素列r[1]后，再按序致能第二列像素矩阵r[2]与第三列像素列r[3]，直到第N列像素列r[n]被致能。也就是说，同一列的像素会同时被点亮，而不同列的像素则会按序发光。

虽然本公开内容已以实施方式公开如上，然其并非用以限定本公开内容，任何本领域具通常知识者，在不脱离本公开内容的构思和范围内，当可作各种的变动与润饰，因此本公开内容的保护范围当视权利要求所界定者为准。