半导体器件及其形成方法

技术领域

本申请的实施例涉及半导体领域，并且更具体地，涉及半导体器件及形成半导体器件的方法。

背景技术

半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都比前一代具有更小、更复杂的电路。在IC发展的过程中，通常功能密度(即每个芯片区的互连器件的数量)增加了，而几何尺寸(即使用制造工艺可以产生的最小部件(或者导线))却减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。这种缩小也增加了处理和制造IC的复杂性。

例如，随着集成电路(IC)技术朝着更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦合、减小截止状态电流和减小短沟道效应(SCE)，来改善栅极控制。多栅极器件通常是指具有栅极结构或者其一部分设置在沟道区的不止一侧上方的器件。鳍状场效应晶体管(FinFET)和多桥沟道(MBC)晶体管(均也称为非平面晶体管)是多栅极器件的示例，这些器件已成为流行和有希望的候选者，用于高性能和低泄漏应用。FinFET具有由不止一侧上的栅极围绕的高边沟道(例如，栅极围绕了从衬底延伸的半导体材料的“鳍部”的顶部和侧壁)。MBC晶体管所具有的栅极结构可以部分或者全部围绕沟道区延伸，以提供至两侧或者更多侧上的沟道区的访问。由于MBC晶体管的栅极结构围绕沟道区，因此MBC晶体管也可以称为围绕栅极晶体管(SGT)或者全环栅(GAA)晶体管。MBC晶体管的沟道区可以通过纳米线、纳米片、其他纳米结构、和/或其他合适的结构来形成。沟道区的形状也给了MBC晶体管可替代的名称，例如纳米片晶体管或者纳米线晶体管。多栅极器件的源极/漏极区中的外延部件可以包括高浓度的掺杂剂，例如用于n型器件的磷。已经观察到，外延部件中的掺杂剂可以扩散至沟道区或者沟道区的基极中而产生泄漏路径。通过此类泄漏路径泄漏可能会降低器件性能，甚至导致器件故障。因此，尽管常规的多栅极结构通常对于其预期目的可能是足够的，但是它们并不是在所有方面都令人满意。

发明内容

根据本申请的实施例，提供了一种半导体器件，包括：抗穿通(APT)区，位于衬底上方；多个沟道构件，位于抗穿通区上方；栅极结构，围绕多个沟道构件中的每一者；源极/漏极部件，邻近栅极结构；以及扩散延迟层，其中，源极/漏极部件通过扩散延迟层与抗穿通区间隔开，其中，源极/漏极部件通过所述扩散延迟层与所述多个沟道构件中的每一者间隔开，并且，其中，扩散延迟层包括半导体材料。

根据本申请的实施例，提供了一种半导体器件，包括：抗穿通区，位于衬底上方；鳍状有源区，位于抗穿通区上方；栅极结构，位于鳍状有源区上方；以及源极/漏极部件，邻近栅极结构。源极/漏极部件包括：外部外延部件，接触鳍状有源区，以及内部外延部件，位于外部外延部件上方，其中，外部外延部件设置在内部外延部件和鳍状有源区之间，并且，其中，外部外延部件包括第一n型掺杂剂，并且，内部外延部件包括不同于第一n型掺杂剂的第二n型掺杂剂。

根据本申请的实施例，提供了一种形成半导体器件的方法，包括：用掺杂剂注入衬底，以在衬底中形成抗穿通注入层；在抗穿通注入层上方形成至少一个半导体层；从抗穿通注入层上方的至少一个半导体层形成鳍状有源区，鳍状有源区包括沟道区和邻近沟道区的源极/漏极区；在鳍状有源区的沟道区上方形成伪栅极堆叠件；在伪栅极堆叠件和鳍状有源区的源极/漏极区上方沉积栅极间隔件层；使源极/漏极区凹进，以形成源极/漏极凹进；在源极/漏极凹进中形成第一外延层，第一外延层包括第一n型掺杂剂；以及在第一外延层上方形成第二外延层，第二外延层包括不同于所述第一n型掺杂剂的第二n型掺杂剂。

本申请的实施例涉及半导体器件的防泄漏结构及其形成方法。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的一个或者多个方面的用于形成具有扩散延迟层的半导体器件的方法的流程图；

图2-图19示出了根据本发明的一个或者多个方面的在根据图1的方法的制造工艺期间的工件的局部截面图；

图20示出了根据本发明的一个或者多个方面的具有扩散延迟层的可替代的半导体器件。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

另外，当用“大约”“近似”等描述数字或者数字范围时，该术语旨在涵盖在合理范围内的考虑了如由本领域普通技术人员所理解的在制造期间引起的固有变化的数字。例如，该数字或者数字范围涵盖包括所描述的数字的合理的范围，例如，基于与制造具有相关于数字的特征的部件(其具有与该数字相关的特征)相关的已知制造公差，在所描述的数字的+/-10％以内。例如，具有“约5nm”的厚度的材料层可以涵盖的尺寸范围为从4.25nm至5.75nm，其中本领域的普通技术人员已经知晓与沉积材料层相关的制造公差为+/-15％。更进一步，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。

本发明总体上涉及多栅极晶体管和制造方法，并且更具体地涉及具有扩散延迟层以防止泄漏的多栅极晶体管。

多栅极器件包括其栅极结构形成在沟道区的至少两侧上的晶体管。多栅极器件的示例包括具有鳍状结构的鳍状场效应晶体管(FinFET)和具有多个沟道构件的MBC晶体管。如上所述，MBC晶体管也可以称为SGT、GAA晶体管、纳米片晶体管、或者纳米线晶体管。这些多栅极器件可以是n型或者p型。MBC晶体管包括其栅极结构或者其一部分形成在沟道区的4侧上(例如围绕沟道区的一部分)的任何器件。根据本发明的MBC器件可以具有设置在纳米线沟道构件、条形沟道构件、纳米片沟道构件、纳米结构沟道构件、柱形(column-shaped)沟道构件，柱形(post-shaped)沟道构件、和/或其他合适的沟道配置中的沟道区。多栅极器件的形成包括鳍状有源区的形成、鳍状有源区的沟道区上方的伪栅极堆叠件的沉积、伪栅极堆叠件上方的栅极间隔件层的沉积、以及使鳍状有源区凹进以形成与伪栅极堆叠件相邻的源极/漏极凹进。为了确保源极/漏极凹进的侧壁相对笔直并且暴露最底部的牺牲层，实施过蚀刻，以使源极/漏极凹进进一步延伸至衬底中。在随后的工艺中，然后将掺杂的源极/漏极部件沉积至源极/漏极凹进中。已经观察到，掺杂的源极/漏极部件中的掺杂剂可能扩散至沟道区以及鳍状有源区下方的抗穿通(APT)区，而导致沟道区和/或APT区中的泄漏路径。该泄漏路径可能会导致成品率降低。

本发明提供了半导体器件的实施例，其中，其源极/漏极部件包括与沟道构件和APT注入区相交界的外部外延层，以及与沟道构件和APT注入区间隔开的内部外延部件。外部外延层用作扩散延迟层，以减少或者阻止掺杂剂从内部外延部件至沟道构件和APT注入区中的扩散。内部外延部件和外部外延层可以通过不同的半导体层或者通过掺杂有不同掺杂剂的半导体材料来形成。在一个实施例中，外部外延层通过掺杂有砷化物(As)的硅形成，而内部外延部件通过掺杂有磷(P)的硅形成。在该实施例中，外部外延层中的砷化物(As)的浓度可以减少或者阻止磷(P)从内部外延部件至沟道构件或者APT区中的扩散。

现在将参考附图更详细地描述本发明的各个方面。在这方面，图1是示出根据本发明的实施例的通过工件形成半导体器件的方法100的流程图。方法100仅是示例，并不旨在将本发明限制为方法100中明确示出的内容。可以在方法100之前、期间、和之后提供其他步骤，并且对于该方法的其他实施例，可以替换、省略、或者移动所描述的某些步骤。为了简单起见，本文没有详细描述所有步骤。下面结合图2-图19描述方法100，图2-图19是根据图1中的方法100的实施例的处于制造的不同阶段的半导体器件的局部截面图。为了更好地说明本发明的各个方面，图9-图18中的每一者都包括以A结尾的图形和另一个以B结尾的图形。以A结尾的图形，例如图9A-图18A，示出了工件200(或者半导体器件200)的局部透视图。以B结尾的图形，例如图9B-图18B，示出了沿着Y方向的工件200的局部截面图。共享相同数字但以不同字母结尾的图形可以用该数字统称。例如，图9A和9B可以统称为图9。

参考图1和图2，方法100包括框102，其中APT注入层203形成在工件200上。由于工件200将要制造成半导体器件，因此根据上下文需要，工件200在本文中可以称为半导体器件200。工件200包括衬底202。在一些实施例中，衬底202可以是半导体衬底，例如硅衬底。衬底202可以包括各种层，包括形成在半导体衬底上的导电层或者绝缘层。如本领域中已知的，根据设计要求，衬底202可以包括各种掺杂配置。例如，可以在衬底202上的针对不同器件类型(例如n型器件和p型器件)而设计的区域中形成不同的掺杂分布(例如n阱、p阱)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202可以具有隔离部件，其插入提供不同器件类型的区域。衬底202还可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)、或者金刚石。可替代地，衬底202可以包括化合物半导体和/或合金半导体。另外，衬底202可以可选地包括外延层(外延层)、可以应变用以提高性能、可以包括绝缘体上硅(SOI)结构、和/或可以具有其他合适的增强特征。在方法100的实施例中，实施抗穿通(APT)注入工艺300至衬底202，用以形成APT注入层203，以防止穿通泄漏或者击穿。当在APT注入层203上方形成不同的第二导电类型(或者第二类型)的器件时，APT注入工艺300可以用第一导电类型(或者第一类型)的掺杂剂注入衬底202。例如，n型器件可以形成在p型APT注入层上方，并且p型器件可以形成在n型APT注入层上方。在一个实施例中，APT注入层203可以掺杂有诸如硼(B)和/或BF

参考图1和图3，方法100包括框104，其中交替半导体层的堆叠件204形成在工件200上方。在一些实施例中，堆叠件204包括由第二半导体成分的外延层208插入的第一半导体成分的外延层206。第一半导体成分和第二半导体成分可以不同。在一个实施例中，外延层206包括硅锗(SiGe)，而外延层208包括硅(Si)。然而，包括那些提供具有不同氧化速率和/或蚀刻选择性的第一成分和第二成分的其他实施例也是可能的。值得注意的是，如图3所示的四(4)层外延层206和四(4)层外延层208交替布置，是仅出于说明的目的，并不旨在限定超出权利要求中具体叙述的范围。可以理解的是，任何数量的外延层可以形成在堆叠件204中。层的数量取决于用于半导体器件200的期望的沟道构件的数量。在一些实施例中，沟道层208的数量在2和10之间。

在一些实施例中，所有的外延层206可以具有基本均匀的第一厚度，而所有的外延层208可以具有基本均匀的第二厚度。第一厚度和第二厚度可以相同或者不同。如以下更详细的描述，外延层208或者其一部分可以用作随后形成的多栅极器件的(一些)沟道构件，并且基于器件性能的考虑来选择外延层208的每一者的厚度。(一些)沟道区中的外延层206可以最终去除，并且用于限定随后形成的多栅极器件的相邻(一些)沟道区之间的垂直距离，并且基于器件性能的考虑来选择外延层206的每一者的厚度。因此，外延层206也可以称为牺牲层206，而外延层208也可以称为沟道层208。

作为示例，可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺、和/或其他合适的外延生长工艺，来实施堆叠件204中各层的外延生长。在一些实施例中，诸如外延层208的外延生长层包括与衬底202相同的材料。在一些实施例中，外延生长层206和208包括与衬底202不同的材料。如上所述，在至少一些示例中，外延层206包括外延生长的硅锗(SiGe)层，而外延层208包括外延生长的硅(Si)层。可替代地，在一些实施例中，外延层206和208中的任何一者可以包括其他材料，例如：锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、和/或GaInAsP；或其组合。如所讨论的，外延层206和208的材料可以基于提供不同的氧化、蚀刻选择性特性来选择。在一些实施例中，外延层206和208基本上无掺杂剂(即，具有约0cm

参考图1和图4，方法100包括框106，其中硬掩模层210形成在工件200上方。硬掩模层210可以是单层或者多层。在图4所示的实施例中，硬掩模层210包括第一硬掩模层212和位于第一硬掩模层212上方的第二硬掩模层214。在一些实施方式中，第一硬掩模层212可以通过氧化硅形成，而第二硬掩模层214可以通过氮化硅形成。硬掩模层210可以使用化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、电子束(电子束)蒸发、或者其他合适的沉积技术、或其组合来形成。

参考图1和图5，方法100包括框108，其中形成有源区216。在框108处，堆叠件204和APT注入层203使用光刻工艺和蚀刻工艺来图案化。光刻工艺可以包括光刻胶涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如旋转干燥和/或硬烘烤)、其他合适的光刻技术、和/或其组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如RIE蚀刻)、湿蚀刻、和/或其他蚀刻方法。如图5中所示，在框108处的蚀刻工艺形成延伸至APT注入层203中的沟槽218。沟槽218限定有源区216和设置在有源区216下方的APT注入区2030。在一些实施方式中，可以使用双图案化或者多图案化工艺来限定有源区，该有源区所具有的节距例如小于使用单个直接光刻工艺可获得的节距。例如，在一个实施例中，牺牲层形成在衬底上方，并且使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用所剩的间隔件或者心轴通过蚀刻堆叠件204来图案化有源区。

参考图1和图6，方法100包括框110，其中邻近有源区216形成隔离部件222。在一些实施例中，隔离部件222可以形成在沟槽218中，以将有源区216与相邻的有源区隔离。隔离部件222也可以称为浅沟槽隔离(STI)部件222。作为示例，在一些实施例中，首先在衬底202上方沉积介电层，用介电材料填充沟槽218。在一些实施例中，介电层可以包括氧化硅、氮化硅、氧氮化硅、掺氟的硅酸盐玻璃(FSG)、低k电介质、其组合、和/或其他合适的材料。在各种示例中，介电层可以通过CVD工艺、亚大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、物理气相沉积(PVD)工艺、和/或其他合适的工艺来沉积。然后，例如通过化学机械抛光(CMP)工艺使沉积的介电材料薄化和平坦化。通过干蚀刻工艺、湿蚀刻工艺、和/或其组合，使平坦化的介电层进一步凹进或者拉回，以形成STI部件222。在凹进之后，有源区216在STI部件222上方升高。在一些实施例中，介电层(和随后形成的STI部件222)可以包括例如具有一个或者多个衬垫层的多层结构。在图6所示的一些实施例中，在沉积介电层、平坦化和凹进之前，在工件200上方形成衬垫220。衬垫220可以通过比隔离部件222更致密的介电材料来形成。例如，衬垫220可以包括氧化硅，并且可以使用热氧化或者高密度等离子体CVD(HDPCVD)来形成。

参考图1和图7，方法100包括框112，其中伪栅极堆叠件228形成在有源区216的沟道区216C上方。在一些实施例中，采用栅极替换工艺(或者后栅极工艺)，其中伪栅极堆叠件228用作占位符，用以经历各种工艺，并且将会移除，而由功能栅极结构替换。其他工艺和配置也是可能的。在一些实施例中，伪栅极堆叠件228形成在衬底202上方，并且至少部分地设置在有源区216上方。位于伪栅极堆叠件228下面的有源区216的部分是有源区216的沟道区216C。如图7所示，沟道区216C设置在源极/漏极区216SD之间。

在所示的实施例中，框112首先在有源区216上方形成伪栅极介电层224。在一些实施例中，伪栅极介电层224可以包括氧化硅、氮化硅、高K介电材料、和/或其他合适的材料。在各种示例中，伪栅极介电层224可以通过CVD工艺、亚大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺、或者其他合适的工艺来沉积。作为示例，伪栅极介电层224可以用于防止因后续工艺(例如伪栅极电极的形成)损坏有源区216。随后，框112形成伪栅极堆叠件228的其他部分，包括伪栅极电极226和可以包括多层的栅极顶部硬掩模227。在一些实施例中，伪栅极堆叠件228通过诸如层沉积、图案化、蚀刻、以及其他合适的工艺步骤的各种工艺步骤来形成。示例性层沉积工艺包括低压CVD、CVD、等离子增强CVD(PECVD)、PVD、ALD、热氧化、电子束蒸发、或者其他合适的沉积技术、或其组合。例如，图案化工艺可以包括光刻工艺(例如光刻或者电子束光刻)，其可以进一步包括光刻胶涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如旋转干燥和/或硬烘烤)、其他合适的光刻技术、和/或其组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如RIE蚀刻)、湿蚀刻、和/或其他蚀刻方法。在一些实施例中，伪栅极电极226可以包括多晶硅(多晶硅)。在一些实施例中，栅极顶部硬掩模227包括：氧化物层，例如可以包括氧化硅的衬垫氧化物层；以及氮化物层，例如可以包括氮化硅、氧氮化硅、和/或碳化硅的衬垫氮化物层。

仍然参考图7，在一些实施例中，在形成伪栅极堆叠件228之后，从有源区216的源极/漏极区216SD去除伪栅极介电层224。即，去除未被伪栅极电极226覆盖的伪栅极介电层224。去除工艺可以包括湿蚀刻、干蚀刻、和/或其组合。选择蚀刻工艺，以选择性地蚀刻伪栅极介电层224，而基本上不蚀刻有源区216、栅极顶部硬掩模227、和伪栅极电极226。

参考图1和图8，方法100包括框114，其中栅极间隔件层230沉积在工件200上方。在一些实施例中，用于形成栅极间隔件层230的间隔件材料共形地沉积在工件200上方，包括伪栅极堆叠件228的顶面和侧壁上方，以形成间隔件材料层。本文中可以使用术语“共形地”，用以便于描述在各个区域上方具有基本均匀的厚度的层。栅极间隔件层230可以具有单层构造，或者可以包括多层。在图8所示的一些实施例中，栅极间隔件层230可以包括碳氮化硅、氧碳化硅、氧碳氮化硅、或者氮化硅。可以使用诸如CVD工艺、亚大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺、或者其他合适的工艺的工艺，将间隔件材料层沉积在伪栅堆叠件228上方。虽然未在图8中示出，但是然后可以在各向异性蚀刻工艺中回蚀间隔件材料层，以暴露未被伪栅极堆叠件228覆盖的有源区216的顶面的部分。可以通过该各向异性蚀刻工艺，将位于伪栅极堆叠件228正上方的间隔件材料层的部分完全去除，而将栅极间隔件层230保留在伪栅极堆叠件228的侧壁上。

参考图1和图9，方法100包括框116，其中使有源区216的源极/漏极区216SD凹进，以形成源极/漏极凹进232。虽然未明确示出，但是可以使用光刻工艺和至少一个硬掩模，以实施框116处的操作。在一些实施例中，通过干蚀刻或者合适的蚀刻工艺来蚀刻未被伪栅极电极226和栅极间隔件层230覆盖的有源区216的部分，以形成源极/漏极凹进232。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如CF

参考图1和图10，方法100包括框118，其中形成内部间隔件凹进234。如图10A和图10B所示，暴露在源极/漏极凹进232中的牺牲层206进行选择性地和部分地凹进，以形成内部间隔件凹进234，而栅极间隔件层230、APT注入区2030、和沟道层208则基本上未蚀刻。在沟道层208基本上通过Si组成、并且牺牲层206基本上通过SiGe组成的实施例中，牺牲层206的选择性凹进可以包括SiGe氧化工艺，然后去除SiGe氧化物。在那些实施例中，SiGe氧化工艺可以包括使用臭氧。在一些实施例中，选择性凹进可以是选择性各向同性蚀刻工艺(例如选择性干蚀刻工艺或者选择性湿蚀刻工艺)，并且牺牲层206凹进的程度由蚀刻工艺的持续时间来控制。在一些实施例中，选择性干蚀刻工艺可以包括使用一种或者多种氟基的蚀刻剂，例如氟气或者氢氟烃。如图10A和图10B所示，内部间隔件凹进234从源极/漏极凹进232向内延伸。在一些实施例中，选择性湿蚀刻工艺可以包括氟化氢(HF)或者NH

参考图1、图11和图12，方法100包括框120，其中内部间隔件部件238形成在内部间隔件凹进234中。在一些实施例中，在框120处的操作可以包括在工件200上方覆盖沉积内部间隔件材料层236，如图11所示，以及内部间隔件材料层236的回蚀，如图12所示。图11所示的内部间隔件材料层236可以是单层或者多层。在一些实施方式中，内部间隔件材料层236可以使用CVD、PECVD、LPCVD、ALD、或者其他合适的方法来沉积。内部间隔件材料层236可以包括金属氧化物、氧化硅、氧碳氮化硅、氮化硅、氧氮化硅、富碳的碳氮化硅、或者低k介电材料。这里的金属氧化物可以包括氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧、或者其他合适的金属氧化物。如图11B所示，内部间隔件材料层236沉积至内部间隔件凹进234中，并且位于暴露于源极/漏极凹进232中的沟道层208的侧壁上方。

参考图12，然后内部间隔件材料层236进行回蚀，以从沟道层208的侧壁去除内部间隔件材料层236，从而在内部间隔件凹进234中获得内部间隔件部件238。在框120，内部间隔件材料层236也可以从伪栅极电极226、栅极间隔件层230、和隔离部件222的顶面去除。在一些实施例中，内部间隔件材料层236的成分选择成可以选择性地去除内部间隔件材料层236，而基本上不蚀刻栅极间隔件层230。在一些实施方式中，在框120实施的回蚀操作可以包括使用氟化氢(HF)、氟气(F

参考图1、图13、和图14，方法100包括框122，其中外部外延部件240形成在源极/漏极凹进232中。在一些实施例中，可以从沟道层208的暴露的侧壁和暴露的APT注入区2030外延地和选择性地形成外部外延部件240。牺牲层206的侧壁由外部外延部件240覆盖。用于框122的合适的外延工艺包括CVD沉积技术(例如气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、和/或其他合适的工艺。在框122的外延生长工艺可以使用气态和/或液体前驱物，其与APT注入区2030以及沟道层208的成分相互作用。在一些实施例中，在框122的外延生长工艺的参数选择成使得外部外延部件240不会外延地沉积在内部间隔件部件238上。在一些实施例中，外部外延部件240包括掺杂有除磷(P)以外的第一n型掺杂剂的硅。在一个实施例中，第一n型掺杂剂是砷化物(As)，并且外部外延部件240包括硅和砷化物。在图13所示的一些实施例中，允许外部外延部件240聚集为合并在内部间隔件部件238上方(由图13中的区域241指示)，从而使得外部外延部件240从一个沟道层208邻接至另一个沟道层208。在图14所示的一些可替代的实施例中，从暴露的沟道层208生长的外部外延部件240未聚集为合并在内部间隔件部件238上方。在图13和图14所示的两个实施例中，外部外延部件240从暴露在源极/漏极凹进232中的APT注入区2030外延地形成。

参考图1、图13、和图14，方法100包括框124，其中内部外延部件242形成在外部外延部件240上方。在一些实施例中，内部外延部件242可以从外部外延部件240外延地和选择性地形成。用于框122的合适的外延工艺包括CVD沉积技术(例如气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、和/或其他合适的工艺。在框124的外延生长工艺可以使用气态和/或液体前驱物，其与外部外延部件240的成分相互作用。在一些实施例中，在框124的外延生长工艺的参数可以选择成使得内部外延部件242不会外延地沉积在内部间隔件部件238(如图14所示，如果暴露的话)上。在一些实施例中，内部外延部件242包括掺杂有不同于第一n型掺杂剂的第二n型掺杂剂的硅。在一个实施例中，第二n型掺杂剂是磷(P)，内部外延部件242包括硅和磷。在图13所示的一些实施例中，内部外延部件242通过外部外延部件240与沟道层208、内部间隔件部件238、和APT注入区2030分开或者间隔开。在图14所示的一些可替代的实施例中，内部外延部件242与内部间隔件部件238接触，但是通过外部外延部件240与沟道层208间隔开。在图13和图14所示的两个实施例中，内部外延部件242通过外部外延部件240与APT注入区2030分开或者间隔开。外部外延部件240和内部外延部件242可以共同视为源极/漏极部件2400，其设置在源极/漏极区216SD上方。可替代地，仅内部外延部件242可以视为源极/漏极部件2400，而外部外延部件240可以视为用于源极/漏极部件2400的扩散延迟层。

根据是否允许合并在内部间隔件部件238上方，外部外延部件240具有不同的厚度。在图13所示的实施例中，当允许合并在内部间隔件部件238上方时，外部外延部件240具有从沟道层208的侧壁测量的第一厚度T1。在图14所示的实施例中，当不合并在内部间隔件部件238上方时，外部外延部件240具有从沟道层208的侧壁测量的第二厚度T2。第一厚度T1大于第二厚度T2。在一些情况下，第一厚度T1可以在约4nm和约12nm之间，其中外部外延部件240合并在内部间隔件部件238上方，而第二厚度T2可以在约2nm和约8nm之间，其中外部外延部件240确实合并在内部间隔件部件238上方。当考虑图13和图14两者中的实施例时，如从沟道层208的侧壁测量的，外部外延部件240具有在约2nm和约12nm之间的厚度。在图3所示的那些实施例中，设置在区域241中的内部间隔件部件238上方的外部外延部件240的部分具有在约2nm和约4nm之间的厚度。

根据本发明的方面，外部外延部件240用作扩散延迟层，其防止或者阻止掺杂剂从内部外延部件242至外部外延部件240中的扩散。在硅晶格中，砷化物(As)的扩散率低于磷(P)的扩散率，而磷(P)在掺杂有砷的硅中的扩散速度要低于未掺杂的硅。因此，在外部外延部件240掺杂有砷化物(As)并且内部外延部件242掺杂有磷(P)的实施例中，外部外延部件240阻止了磷(P)从内部外延部件242至外部外延部件240中的扩散，并且在沟道层208和APT注入区2030中导致n型掺杂剂浓度减小。在沟道层208和APT注入区2030中减小的n型掺杂剂浓度转化为较小的泄漏，并且提高产量。当外部外延部件240具有第一厚度T1并且允许合并在内部间隔件部件238上方时，外部外延部件240可以阻止沿着内部间隔件部件238和外部外延部件240之间的界面的扩散，但是较厚的外部外延部件240会减小内部外延部件242的体积。当外部外延部件240具有较小的第二厚度T2并且不合并在内部间隔件部件238上方时，较薄的外部外延部件240不会减小内部外延部件242的体积。

参考图1、图15和图16，方法100包括框126，其中在退火工艺400中对外部外延部件240和内部外延部件242进行退火。为了激活外部外延部件240和内部外延部件242中的掺杂剂，工件200可以经受退火工艺400。在一些实施方式中，退火工艺400可以包括快速热退火(RTA)工艺、激光尖峰退火工艺、快速退火工艺、或者炉子退火工艺。在一些情况下，退火工艺400包括在约900℃和约1000℃之间的峰值退火温度。在这些实施方式中，峰值退火温度可以保持由秒或者微秒测量的持续时间。通过退火工艺400，可以从诸如硅的半导体主体中的掺杂剂获得期望的电子贡献。退火工艺可以产生空位，其促进掺杂剂从间隙位置向替代晶格位置移动，并且减少半导体晶格中的损坏或者缺陷。

参考图1、图17、图18、和图19，方法100包括框128，其中实施另外的工艺。这样的另外的工艺可以包括：例如在工件200上方沉积第一蚀刻停止层(ESL)244(或者第一接触蚀刻停止层(CESL)244)、在第一ESL244上方沉积第一介电层246(或者第一层间介电(ILD)层246)、去除伪栅极电极226和伪栅极介电层224、去除沟道区216C中的牺牲层206以释放作为沟道构件的沟道层208、在沟道区216C上方形成栅极结构248、沉积第二ESL250(或者第二CESL250)、以及沉积第二介电层252(或者第二ILD层252)。现在参考图17和图18，在形成第一ILD层246之前形成第一ESL244。在一些示例中，第一ESL244包括氮化硅层、氧化硅层、氧氮化硅层、和/或本领域已知的其他材料。第一ESL244可以通过ALD、等离子体增强化学气相沉积(PECVD)工艺、和/或其他合适的沉积或者氧化工艺来形成。然后第一ILD层246沉积在第一ESL244上方。在一些实施例中，第一ILD层246包括诸如以下材料：正硅酸四乙酯(TEOS)氧化物；未掺杂的硅酸盐玻璃；或者掺杂的硅氧化物，例如硅酸硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG)；和/或其他合适的介电材料。第一ILD层246可以通过PECVD工艺或者其他合适的沉积技术来沉积。在一些实施例中，在形成第一ILD层246之后，可以对工件200进行退火，以改善第一ILD层246的完整性。如图17和图18所示，第一ESL244直接设置在内部外延部件242和外部外延部件240的顶面上。

仍然参考图17和图18，在沉积第一ESL244和第一ILD层246之后，可以通过平坦化工艺来对工件200进行平坦化，以暴露伪栅极电极226(图15和图16所示)。例如，平坦化工艺可以包括化学机械平坦化(CMP)工艺。伪栅极电极226的暴露允许伪栅极电极226的去除和沟道层208的释放。在一些实施例中，伪栅极电极226和伪栅极介电层224的去除导致沟道区216C上方的栅极沟槽。栅极结构248可以随后形成在栅极沟槽中，如下所述。伪栅极电极226和伪栅极介电层224的去除可以包括一种或者多种蚀刻工艺，其对伪栅极电极226和伪栅极介电层224中的材料具有选择性。例如，可以使用对伪栅极电极226和伪栅极介电层224具有选择性的选择性湿蚀刻、选择性干蚀刻、或其组合，来实施伪栅极电极226和伪栅极介电层224的去除。在伪栅极电极226和伪栅极介电层224的去除之后，沟道区216C中的沟道层208和牺牲层206的表面暴露在栅极沟槽中。

在去除伪栅极电极226和伪栅极介电层224之后，方法100可以包括用以选择性地去除沟道区216C中的沟道层208之间的牺牲层206的操作。牺牲层206的选择性去除可以释放沟道层208，以形成沟道构件208。值得注意的是，为了简单起见，相同的附图标记208用于表示沟道构件208。牺牲层206的选择性去除可以通过选择性干蚀刻、选择性湿蚀刻、或者其他选择性蚀刻工艺来实现。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如氨水-过氧化氢-水的混合物)。在一些实施例中，选择性去除包括SiGe氧化，然后是SiGeOx去除。例如，可以通过臭氧清洁来提供氧化，然后通过诸如NH

方法100可以包括另外的操作，以形成栅极结构248，以围绕所释放的沟道层208的每一者。栅极结构248可以是高K金属栅极结构。在一些实施例中，栅极结构248形成在栅极沟槽内，并且形成至通过牺牲层206的去除之后留下的空间中。就这一点而言，栅极结构248围绕沟道构件208的每一者。在各种实施例中，栅极结构248包括界面层、形成在界面层上方的高K栅极介电层、和/或形成在高K栅极介电层上方的栅极电极层。如本文所使用和描述的，高K栅极电介质包括具有高介电常数的介电材料，例如，其介电常数大于热氧化硅的介电常数(～3.9)。在栅极结构248内使用的栅极电极层可以包括金属、金属合金、或者金属硅化物。另外，栅极结构248的形成可以包括沉积以形成各种栅极材料、一个或者多个衬垫层、以及一个或者多个CMP工艺以去除多余的栅极材料并且由此使工件200的顶面平坦化。

在一些实施例中，栅极结构248的界面层可以包括介电材料，例如氧化硅、硅酸铪、或者氧氮化硅。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、和/或其他合适的方法来形成。栅极结构248的高K栅极介电层可以包括高K介电层，例如氧化铪。可替代地，栅极结构248的高K栅极介电层可以包括其他高K电介质，例如TiO

栅极结构248的栅极电极层可以包括单层或者可替代的多层结构，例如具有所选的功函数以增强器件性能的金属层的各种组合(功函金属层)、衬垫层、润湿层、粘附层、金属合金、或者金属硅化物。作为示例，栅极结构248的栅极电极层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料、或其组合。在各种实施例中，栅极结构248的栅极电极层可以通过ALD、PVD、CVD、电子束蒸发、或者其他合适的工艺来形成。另外，对于可以使用不同金属层(例如用于提供不同的n型和p型功函金属层)的N-FET和P-FET晶体管，可以分别形成栅极电极层。在各种实施例中，可以实施CMP工艺以从栅极结构248的栅极电极层去除多余的金属，并且因此提供栅极结构248的基本平坦的顶面。栅极结构248包括插入在沟道区216C中的沟道构件208之间的部分。在进行CMP工艺以平坦化栅极结构248之后，如图19所示，第二ESL250沉积在平坦化的表面上方，然后第二ILD层252沉积在第二ESL250上方。由于第二ESL250和第二ILD层252的成分和形成工艺可以类似于第一ESL244和第一ILD层246的成分和形成工艺，因此为了简洁起见，省略了第二ESL250和第二ILD层252的详细描述。

如图17、图18和图19所示，MBC晶体管260基本上形成，并且可以是半导体器件200的一部分。在一些实施例中，由于MBC晶体管260包括p型掺杂的APT注入区2030和n型掺杂的内部外延部件242，因此MBC晶体管260是n型MBC晶体管。尽管方法100描绘了用于制造诸如MBC晶体管260的MBC晶体管的工艺，但是本发明不限于此。本发明的方法，包括方法100，可以适用于FinFET的制造。例如，方法100可以用于制造在图20中代表性地示出的FinFET360。类似于MBC晶体管260，FinFET360包括位于衬底302上方的APT注入区3030、鳍状有源区316、鳍状有源区316的沟道区316C上方的栅极结构348、衬垫栅极结构348的栅极间隔件层330、通过外部外延部件340与鳍状有源区316和APT注入区3030间隔开的内部外延部件342、直接设置在内部外延部件342和外部外延部件340的顶面上的接触蚀刻停止(CEL)层344、以及位于CEL层344上方的ILD层346。不同于MBC晶体管260，FinFET360中的鳍状有源区316不包括类似于堆叠件204的任何堆叠件，并且鳍状有源区316整体上用作鳍状沟道构件。在一个实施例中，外部外延部件340包括掺杂有浓度在约1×10

虽然并非旨在限定，但是本发明的一个或者多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供设置在APT注入区和沟道构件之间的外部外延部件，以及掺杂的内部外延部件。外部外延部件掺杂有第一n型掺杂剂，而内部外延部件掺杂有不同于第一n型掺杂剂的第二n型掺杂剂。第一n型掺杂剂的扩散率小于第二n型掺杂剂的扩散率，并且外延外延部件用作扩散延迟层，以阻止第二n型掺杂剂的扩散。在一个实施例中，第一n型掺杂剂是砷(As)，第二n型掺杂剂是磷(P)。通过延迟第一n型掺杂剂的扩散，外部外延部件可以减少通过APT注入区或者沟道构件的泄漏。

在一个示例性方面，本发明针对一种半导体器件。该半导体器件包括：抗穿通(APT)区，位于衬底上方；多个沟道构件，位于抗穿通区上方；栅极结构，围绕多个沟道构件中的每一者；源极/漏极部件，邻近栅极结构；以及扩散延迟层。源极/漏极部件通过扩散延迟层与抗穿通区间隔开。源极/漏极部件通过扩散延迟层与多个沟道构件中的每一者间隔开，并且扩散延迟层包括半导体材料。

在一些实施例中，源极/漏极部件包括第一n型掺杂剂，抗穿通区包括p型掺杂剂，扩散延迟层包括不同于第一n型掺杂剂的第二n型掺杂剂。在一些实施例中，源极/漏极部件包括磷(P)，抗穿通区包括硼(B)，并且扩散延迟层包括砷化物(As)。在一些实施方式中，扩散延迟层包括硅和砷化物，并且扩散延迟层中的砷化物的浓度在约1×10

在另一个示例性方面，本发明针对一种半导体器件。该半导体器件包括：抗穿通(APT)区，位于衬底上方；鳍状有源区，位于抗穿通区上方；栅极结构，位于鳍状有源区上方；以及源极/漏极部件，邻近栅极结构。源极/漏极部件包括：外部外延部件，接触鳍状有源区；以及内部外延部件，位于外部外延部件上方。外部外延部件设置在内部外延部件和鳍状有源区之间，并且外部外延部件包括第一n型掺杂剂，并且内部外延部件包括不同于第一n型掺杂剂的第二n型掺杂剂。

在一些实施例中，外部外延部件接触抗穿通区，并且外部外延部件布置在内部外延部件和抗穿通区之间。在一些实施方式中，第一n型掺杂剂是砷化物(As)，第二n型掺杂剂是磷(P)，并且抗穿通区包括硼(B)。在一些实施方式中，外部外延部件还包括硅(Si)，并且外部外延部件中的砷化物(As)的浓度在约1×10

在又一个示例性方面，本发明针对一种方法。该方法包括：用掺杂剂注入衬底，以在衬底中形成抗穿通(APT)注入层；在抗穿通注入层上方形成至少一个半导体层；从抗穿通注入层上方的至少一个半导体层形成鳍状有源区，鳍状有源区包括沟道区和邻近沟道区的源极/漏极区；在鳍状有源区的沟道区上方形成伪栅极堆叠件；在伪栅极堆叠件和鳍状有源区的源极/漏极区上方沉积栅极间隔件层；使源极/漏极区凹进，以形成源极/漏极凹进；在源极/漏极凹进中形成第一外延层，其中第一外延层包括第一n型掺杂剂；以及在第一外延层上方形成第二外延层。第二外延层包括不同于第一n型掺杂剂的第二n型掺杂剂。

在一些实施例中，第一n型掺杂剂是砷化物(As)，并且第二n型掺杂剂是磷(P)。在一些实施方式中，第一外延层中的第一n型掺杂剂的浓度在约1×10

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。