半导体器件及其制造方法

技术领域

本申请的实施例涉及半导体器件及其制造方法。

背景技术

随着性能越来越好的消费类器件应消费者需求而变得越来越小，这些器件的各个组件的尺寸也必然减小。构成诸如手机、平板电脑等消费类器件的主要组件的半导体器件已经变得越来越小。随着诸如在半导体器件之间形成连接的半导体制造技术的进步，半导体器件的尺寸已在不断减小。

发明内容

本申请的一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成一个或多个第一导电层；在所述一个或多个第一导电层上方形成第一光刻胶层；使用所述第一光刻胶层作为蚀刻掩模来蚀刻所述一个或多个第一导电层，以形成所述一个或多个第一导电层的岛状图案，所述一个或多个第一导电层的岛状图案通过环形槽与所述一个或多个第一导电层的母线图案分离；形成连接图案以连接所述岛状图案和所述母线图案；在所述一个或多个第一导电层和所述连接图案上方形成第二光刻胶层，所述第二光刻胶层包括在所述岛状图案上方的开口；在所述开口中的所述岛状图案上形成一个或多个第二导电层；去除所述第二光刻胶层；以及去除所述连接层，从而形成凸块结构。

本申请的另一些实施例提供了一种制造半导体器件的方法，包括：形成焊盘电极，所述焊盘电极耦接到形成在衬底上方的半导体电路；在所述焊盘电极上方形成钝化层；图案化所述钝化层以暴露所述焊盘电极的至少一部分；在所述钝化层与所述焊盘电极上方形成晶种层；图案化所述晶种层以形成所述晶种层的岛状图案，所述晶种层的岛状图案通过环形槽与所述晶种层的母线图案电分离；形成连接图案以电连接所述岛状图案与所述母线图案；在所述晶种层和所述连接图案上方形成光刻胶层，所述光刻胶层包括在所述岛状图案上方的开口；在所述开口中的岛状图案上形成一个或多个导电层；去除所述光刻胶层；以及去除所述连接层，从而形成凸块结构。

本申请的又一些实施例提供了一种半导体器件，包括：半导体电路，设置在衬底上方；焊盘电极，耦接到所述半导体电路；钝化层；一个或多个导电层，设置在所述焊盘电极上；以及凸块结构，设置在所述一个或多个导电层上方，其中：所述凸块结构包括在所述凸块结构与所述一个或多个第一导电层的最上层之间的界面处的底切。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图2A和图2B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图3A和图3B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图4A和图4B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图5A和图5B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图6A和图6B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图7A和图7B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图8A和图8B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图9A、图9B、图9C、图9D、图9E和图9F示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图10A、图10B、图10C、图10D和图10E示出了根据本发明实施例的导电连接图案的各个配置。

图11A和图11B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图11C和图11D示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图12A和图12B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图13A和图13B示出了根据本发明实施例的半导体器件的顺序制造操作的一个阶段。

图14是根据本发明实施例的半导体器件的顺序制造操作的一个阶段的截面图。

图15是根据本发明实施例的半导体器件的顺序制造操作的一个阶段的截面图。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是取决于器件的工艺条件和/或所期望的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由…制成”可意味着“包括”或“由…组成”。

随着电子工业研发了基于硅通孔(TSV)技术的三维集成电路(3D IC)，人们正积极地研究用于互连堆叠芯片的凸块的工艺和可靠性。在减小凸块尺寸的过程中，凸块的直径减小到比翻转的芯片焊点小约一个数量级，体积减小约1000倍。焊点尺寸小得多，这增加了凸块焊点失效的可能性。

一般使用电镀法形成凸块。在电镀法中，在其中形成半导体器件(如集成电路)的衬底或晶圆上方形成可共同称为凸块下金属化(UBM)层的晶种层和/或下导电层。UBM层为电镀工艺提供电路径。

在一些示例中，在形成凸块后，图案化(蚀刻)UBM层以将其上形成有凸块的UBM层凸块的部分电分离。UBM层的蚀刻应较好地控制为不蚀刻凸块和/或凸块下UBM层。当凸块下UBM层被过度蚀刻时，在凸块底部的周围形成底切，并且凸块可能塌陷。

在本发明中，提供了一种形成可以最小化UBM层中的底切的凸块结构的新型技术。

图1A和图1B至图9A-图9F示出了根据本发明实施例的半导体电路上方的凸块结构的顺序制造操作。应理解，对于该方法的额外实施例，可以在图1A至图9F所示的工艺之前、期间和之后提供额外的操作，对于该方法的额外的实施例，可替代或消除下文所述的一些操作。操作/工艺的顺序可以互换。在图1A和图1B至图9A-图9F中，“A”图示出了平面视图(俯视图或投影图)，并且“B”图示出了沿“A”图的A-A线截取的截面图。

如图1A和图1B所示，其上待形成有凸块结构的多个焊盘电极20设置在形成在衬底10上的半导体电路15上方。焊盘电极20由合适的包括铝、铜、银、金、镍、钨、钛、其合金和/或其多层的导电金属形成。焊盘电极20通过合适的包括电镀或化学镀、包括溅射在内的物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、热蒸发或电子束蒸发的金属沉积操作形成。在一些实施例中，以行-列的布置方式设置焊盘电极20。

在一些实施例中，半导体电路15包括晶体管(例如，场效应晶体管(FET))、电容器、电感器、电阻器等。在一些实施例中，焊盘电极20通过下互连层电耦接到半导体电路15，该下互连层包括在诸如层间介电层(ILD)和金属间介电层(IMD)的介电层中形成的引线层和通孔。互连层的引线层和通孔可由铜或铜合金(例如，AlCu)、铝、钨、镍或任意其他合适的金属形成。引线层和通孔可使用嵌刻工艺形成。

在一些实施例中，焊盘电极20具有约10μm至约500μm的宽度W1，如平面图所示。在其他实施例中，焊盘电极20具有约20μm至约100μm的宽度W1。在一些实施例中，多个焊盘电极20以行-列的布置的方式布置为具有约20μm至约100μm的间距P1。在一些实施例中，沿X方向的间距与沿Y方向的间距相同或不同。

示出了焊盘电极20的2×2布置，但是本发明并不限于2×2布置。包括较少或较多行列数目的焊盘电极20的其它布置包括在本发明的范围内。例如，布置可以是10×10布置，或更多数量的列和行。焊盘电极20的布置并不限于矩形布置。在一些实施例中，其它布置包括交错的行和列，其中每个焊盘电极20紧挨着其它6个焊盘电极20。在其他实施例中，焊盘电极20以同心圆布置的方式设置。在其他实施例中，焊盘电极20布置为围绕衬底的周边或布置在衬底的中心部分中。在其他实施例中，焊盘电解20被不规则间隔开。在一些实施例中，在衬底上形成多达约10,000个的焊盘电极20。如下文所述，在焊盘电极20上方形成凸块结构。相应地，在一些实施例中，凸块结构具有与焊盘电极20相同的布置。

在一些实施例中，衬底10由选自硅、金刚石、锗、SiGe、SiGeSn、SiGeC、GeSn、SiSn、GaAs、InGaAs、InAs、InP、InSb、GaAsP、GaInP和SiC中的至少一种形成。在一些实施例中，半导体衬底10是硅晶圆或硅衬底。

在一些实施例中，在焊盘电极20上方形成一个或多个钝化层25，如图1A和图1B所示。钝化层25包括一层或多层氧化硅、氮化硅、SiON、SiC、SiOCN、SiCN或任意其他合适的绝缘层。使用合适的光刻和蚀刻操作来图案化钝化层25以形成开口，在该开口中，部分焊盘电极暴露，如图1A和图1B所示。在一些实施例中，开口具有锥形形状，如图1B所示。

然后，如图2A和图2B所示，在钝化层25和暴露的焊盘电极20上方形成作为UBM层的一个或多个导电层。在一些实施例中，UBM层包括下导电层30和形成在下导电层30上的晶种层35。在一些实施例中，下导电层包括Ti、TiN或TiW，并且晶种层35包括铜或铜合金。在一些实施例中，铜合金中包含50％mol以上的铜。在一些实施例中，UBM层通过合适的包括物理气相沉积(PVD)(包括溅射)、化学气相沉积(CVD)、原子层沉积(ALD)、热蒸发和电子束蒸发的金属沉积操作形成。在一些实施例中，下导电层30和晶种层35中的每一个都具有约20nm至约100nm的厚度。

接下来，在UBM层30、35上方形成光刻胶层40，如图3A和图3B所示。光刻胶层40可以是正性光刻胶或负性光刻胶。当光刻胶是正性光刻胶时，光刻胶暴露于光化辐射中的部分可溶于显影剂中，并可在显影操作期间去除。当光刻胶是负性光刻胶时，光刻胶暴露于光化辐射中的部分不溶于显影剂并保留在器件中，而未暴露于光化辐射中的部分可在显影操作期间去除。在一些实施例中，光化辐射是紫外线辐射，包括i线辐射和g线辐射，和深度紫外线辐射。在一些实施例中，光化辐射由汞弧灯或包括ArF和KrF激态激光在内的激光产生。

光刻胶层40随后有选择性地暴露于光化辐射中，并显影以形成暴露UBM层(晶种层35)的多个第一开口45，如图3A和图3B所示。在一些实施例中，第一开口45具有环形或框形形状，如图3A所示。在一些实施例中，在平面视图中，第一开口45包围焊盘电极20。在其他实施例中，第一开口45重叠焊盘电极20的周边。在某些实施例中，焊盘电极的周边位于第一开口45的外侧。在一些实施例中，第一开口45的宽度W2为约0.1μm至约1μm。

然后，如图4A和图4B所示，使用光刻胶层40作为蚀刻掩模来图案化UBM层30和35。蚀刻包括干蚀刻和湿蚀刻中的一个或多个。如图4A和图4B所示，形成槽38以包围UBM层30和35的岛状图案33，在所述岛状图案的下方设置焊盘电极20。UBM层30和35的岛状图案中的每一个都通过槽38与由UBM层形成的母线图案37电隔离。在一些实施例中，槽38的宽度W3为约0.1μm至约1μm。在一些实施例中，岛状图案33的宽度W4为约10μm至约500μm，在其他实施例中为约20μm至约100μm。在一些实施例中，岛状图案33的宽度W4与焊盘电极20的宽度W1相同、比焊盘电极20的宽度W1小或者比焊盘电极20的宽度W1大。在一些实施例中，槽38具有圆形形状，该圆形形状具有约10μm至约500μm或者约20μm至约100μm的直径。通过使用合适的光刻胶剥离溶液或者通过氧等离子灰化操作去除光刻胶层40。

然后，如图5A和图5B所示，形成导电连接图案40以连接母线图案37和岛状图案33。在如图4A和图4B所示的结构上方形成一个或多个导电层，然后进行一个或多个光刻和蚀刻操作以形成多个导电连接图案40。

导电连接图案40通过合适的包括电镀或化学镀、包括溅射在内的物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、热蒸发或电子束蒸发的金属沉积操作形成。在一些实施例中，导电连接图案40由金属或金属材料制成，所述导电连接图案40可选择性地从UBM层和随后形成的凸块结构中去除。在一些实施例中，导电连接图案40包括Al、Ni、Co、W、Au、Ag、Sn、Ta及其合金。

在一些实施例中，导电连接图案40在晶种层35的表面上方延伸的距离H1为约200nm至约500nm。在一些实施例中，导电连接图案40的宽度W5(X方向)大于槽38的宽度W3。在一些实施例中，导电连接图案40的宽度W5比宽度W3大100nm，约1,000nm。因此，导电连接图案40的横截面具有中心部分厚和周边部分薄的凸缘形状。通过导电连接图案40，母线图案37与每个岛状图案33电连接。

接下来，如图6A和图6B所示，在图5A和图5B所示的结构上方形成具有第二开口55的第二光刻胶层50。然后，用一种或多种导电材料填充第二开口55以形成凸块结构。在一些实施例中，第二开口55具有约10μm至约500μm的宽度W6，在其他实施例中具有约20μm至约100μm的宽度。

在一些实施例中，如图6A和图6B所示，导电连接图案40的一部分暴露于第二开口55中。在一些实施例中，导电连接图案40在第二开口55中的突出量D1为约0nm至500nm，在其他实施例中为约50nm至约200nm。如果量D1小于0nm，则光刻胶图案完全覆盖导电连接图案40。如果量D1太大，则随后形成的底切会过大。在一些实施例中，第二开口在导电连接图案40上的边缘位于槽38(位于导电连接图案40的凸缘形状的厚中心部分上方)上方或者位于岛状图案33(设置在岛状图案33上的导电连接图案40的凸缘形状的薄的周边部分上)上方。在一些实施例中，第二开口55的边缘不位于母线图案37上方(不位于设置在母线图案37上的导电连接图案40的凸缘形状的薄的周边部分上)。

在一些实施例中，第二开口55在除其上形成有导电连接图案40的一侧以外的其它侧的边缘位于岛状图案33上。在一些实施例中，重叠量D2为约0nm至约100nm，在其他实施例中为约20nm至约50nm。如果量D2相对于槽38的侧壁为少于0，则槽38的一部分暴露。如量D2太大，则凸块结构的有效体积小于所需的量。在一些实施例中，第二开口55大体上是圆形的，所述圆形具有约10μm至约50μm的直径。

接下来，如图7A和图7B所示，在第二开口55中形成一个或多个导电层60。在一些实施例中，导电层60是单一的铜或铜合金层。在一些实施例中，导电层60包括第一导电层62、第二导电层64和第三导电层66。在一些实施例中，导电层60包括金或金合金。

在一些实施例中，第一导电层62形成在晶种层35的岛状图案33上方的第二开口55中。在一些实施例中，第一导电层62是铜或铜合金(例如，AlCu)。第一导电层62可通过电镀工艺形成。在其他实施例中，采用包括溅射在内的PVD、CVD、ALD、热蒸发和/或电子束蒸发。在一些实施例中，第一导电层62具有约5μm至约10μm的厚度。

进一步地，第二导电层64形成在第一导电层62上方的第二开口55中。在一些实施例中，第二导电层64包括具有对焊料合金的可焊性或可湿性比铜或铜合金低的金属。

在一些实施例中，第二导电层64的厚度大于晶种层35的最上层表面上方的第一导电层62的厚度。在一些实施例中，第二导电层64的厚度在约10μm至约30μm的范围内。在一些实施例中，第二导电层64的厚度与第一导电层62的厚度之比为约6/1至约1.5/1。

在一些实施例中，第二导电层64主要由选自铝、铬、铁、锰、镁、钼、镍、铌、钽、钛、钨、锌及其合金中的金属形成。在一些实施例中，第二导电层64由镍基材料形成。在一些实施例中，镍基材料包括镍和包含50mol％以上镍的镍合金。第二导电层64通过电镀工艺形成。

在一些实施例中，第三导电层66包括焊料层。在一些实施例中，焊料层66包括共融焊料，如选自AgSn、SnAgCu、PbSn和CuSn中的合金。可以使用其他合适的焊料，只要第二导电层64对焊料的可焊性(浸湿性)比铜和铜合金低。在一些实施例中，焊料层66的厚度为约2μm至约10μm。在一些实施例中，从光刻胶层55上方去除过量的焊料。在一些实施例中，在第一导电层62上不形成Ni基第二导电层64，但形成焊料层66。在其他实施例中，在晶种层35上不形成第一导电层62，但形成Ni基第二导电层64。

由于由UBM层形成的多个岛状图案33与母线图案37电连接，而母线图案又与电镀工艺的电极电连接，导电层62、64和66选择性地形成在多个第二开口55中。

然后，如图8A和图8B所示，去除光刻胶50，以暴露焊料层66、第二导电层64和第一导电层62的侧壁，从而形成凸块结构60B。在一些实施例中，使用合适的光刻胶剥离剂去除光刻胶层50。

接下来，如图9A和图9B所示，使用合适的蚀刻剂通过蚀刻操作去除导电连接图案40，所述导电连接图案40选择性地被去除(蚀刻)为UBM层30、35和凸块结构60B。在一些实施例中，蚀刻操作是湿蚀刻操作。在一些实施例中，当导电连接图案40是Au基材料(90％以上的Au、Au合金)时，湿蚀刻剂包括KI(钾碘)和I

在一些实施例中，当导电连接图案40是Cu基材料(90％以上的Cu、Cu合金)，湿蚀刻剂包括H

在一些实施例中，当下导电层30是Ti基材料(90％以上的Ti、Ti合金)并且必需被蚀刻时，湿蚀刻剂包括H

蚀刻操作产生因去除导电连接图案40特别是去除导电连接图案40的凸缘形状的薄周边部分而造成的底切65。

如图9C所示，凸块结构60B的宽度W1为约10μm至约500μm，并且在其他实施例中为约20μm至约100μm。在一些实施例中，凸块结构60B距晶种层35的最上部的高度为约17μm至约30μm。如图9A所示，在一些实施例中，沿Y方向(沿凸块结构60B的侧边)的宽度为约200nm至约200μm。

在其他实施例中，底切65距凸块结构60B的侧边的横向深度D11为约0nm至约500nm，在其他实施例中为约50nm至约200nm。在一些实施例中，底切65距槽38的边缘的横向深度D12为约50nm至约200nm。在一些实施例中，在岛状图案33上没有导电连接图案40形成的部分处，凸块结构60B与槽38的边缘具有偏移W12。在一些实施例中，偏移W12为约0nm至约100nm，在其他实施例中为约20nm至约50nm。在一些实施例中，横向深度D11大于横向深度D12，如图9C所示。在一些实施例中，横向深度D11等于横向深度D12。在其他实施例中，横向深度D11小于横向深度D12，如图9D所示。在一些实施例中，底切65的高度H12为约200nm至约500nm。

在一些实施例中，根据UBM层与导电连接层40之间的蚀刻选择性，轻微蚀刻UBM层的一部分。在此类情况下，凸块结构60B在岛状图案33上没有导电连接图案40形成的部分处具有重叠形状，如图9E所示。在一些实施例中，偏移量W15为大于0nm至约50nm。

图9F示出了根据本发明实施例的沿凸块结构60B的图9A的B-B线截取的截面图。当第二开口55的边缘位于槽38内时，凸块结构60B，特别是第一导电层62，覆盖UBM层30和35的侧边，如图9F所示。在一些实施例中，根据光刻胶层50(第二开口55)相对于岛状图案33的重叠误差，一侧的厚度W21等于或不同于另一侧的厚度W22。

如图9A至图9F所示，底切65仅部分地形成在凸块结构60B的侧面上。当在平面视图中凸块结构60B具有大致呈矩形(例如，正方形)的形状时，底切65仅形成在一侧，并且剩余侧不具有底切。因此，相对于凸块结构60B的中心，不对称形成底切。在上述实施例中，底切的位置受到限制，并且底切的量不可控制。进一步地，在凸块结构形成后基本上不蚀刻UBM层。因此，防止由于UBM层的过度蚀刻而导致的凸块结构塌陷是有可能的。

在一些实施例中，形成第二光刻胶层50，以使得导电连接图案40的任何部分不暴露于第二开口55中。换言之，光刻胶图案50完全覆盖导电连接图案40。在此类情况下，在凸块结构60B和UBM层中基本上无底切形成(参见下面的图13A和图13B)。

图10A至图10E示出了导电连接图案的各个配置。

在一些实施例中，如图10A所示，在矩形形状的两个或多个侧，为一个具有矩形形状(带有圆角)的岛状图案33提供两个或多个导电连接图案40。在此类情况下，可在对称的位置(在两侧或四侧)处形成底切65。

在一些实施例中，如图10B所示，在矩形形状的一侧，为一个具有矩形形状的岛状图案33提供两个或多个导电连接图案40。

在一些实施例中，如图10C所示，为两个相邻的岛状图案33提供导电连接图案40。

在其他实施例中，如图10D所示，为4个相邻的岛状图案33提供导电连接图案40。在一些实施例中，如图10E，导电连接图案40具有环形或框形形状。在这些情况下，当凸块结构具有大致呈矩形的形状(带有圆角)时，在凸块结构的角处形成底切65。

在一些实施例中，在平面视图中，岛状图案33或凸块结构60B中的至少一者具有圆形形状。在一些实施例中，一个或多个底切65形成在UBM层的岛状图案的凸块结构与晶种层45之间。

图11A和图11B至图15示出了根据本发明实施例的半导体电路上方的凸块结构的顺序制造操作。应理解，对于该方法的额外实施例，在图11A至图15所示的过程之前、期间和之后提供额外的操作，下文所述操作中的一些可被替换或去除。操作/工艺的顺序可以互换。在下面的实施例中采用相对于前述实施例所述的材料、工艺、配置和/或过程，其详细描述可省略。

在一些实施例中，如图11A和图11B所示，导电连接图案40完全填充槽38。在一些实施例中，导电连接图案40不具有凸缘形状(在图5B中，H1＝0)，导电连接图案40的上表面基本上与晶种层35的上表面齐平。在一些实施例中，在形成图5A和图5B所示的结构后，进行一个或多个平坦化操作，如回蚀操作或化学机械抛光(CMP)操作。

然后，形成具有第二开口55的光刻胶图案55，如图11D所示。在一些实施例中，第二开口55的尺寸小于UBM层的岛状图案33的尺寸，第二开口55的周边完全设置在岛状图案33上方。因此，导电连接图案完全被光刻胶图案50覆盖。

在一些实施例中，在无光刻工艺的情况下形成导电连接图案40。在一些实施例中，在图4A和图4B所示的结构上方形成导电连接图案40的导电材料的毯式层，然后，进行平坦化操作，如CMP操作。如图11C所示，导电材料不仅保留在槽38中而且还保留在岛状图案33的凹陷或凸出的部分中。然后，形成具有第二开口55的第二光刻胶图案50。如图11D所示，通过第二开口55由合适的蚀刻操作去除岛状图案33的凹陷或凸出的部分中的剩余导电材料。在一些实施例中，进行湿蚀刻以去除对晶种层35有选择性的导电材料。在一些实施例中，当岛状图案33的凹陷或凸出部分中的剩余导电材料的体积足够小并且第二开口55中的暴露的晶种层足够大时，岛状图案33的凹陷或凸出部分中的剩余导电材料未被去除。

接下来，如图12A和图12B所示，与图7A和图7B所解释的操作类似，在第二开口55中形成一个或多个导电层60。由于岛状图案33电连接到母线图案37，通过一个或多个电镀工艺形成导电层60。

然后，去除第二光刻胶层50，再然后使用合适的蚀刻操作去除导电连接图案40，如图13A和图13B所示。在一些实施例中，通过对UBM层和凸块结构60B有选择性的湿蚀刻去除导电连接图案40。

如图13A和图13B所示，在凸块结构60B和UBM层中基本上无底切形成。当从上方看时，凸块结构60B由晶种层35包围。

在一些实施例中，形成光刻胶图案50，以使得第二开口55的尺寸大于UBM层的岛状图案33的尺寸，第二开口55的周边完全或部分地设置在具有环形或框形形状的导电连接图案40上方。因此，导电连接图案仅部分地被光刻胶图案50覆盖。

接下来，如图14所示，与相对于图7A和图7B所解释的操作相似，在第二开口55中形成一个或多个导电层60。随后去除第二光刻胶层50，然后使用合适的蚀刻操作去除导电连接图案40，如图15所示。在一些实施例中，通过对UBM层和凸块结构60B有选择性的湿蚀刻去除导电连接图案40。

如图15所示，在包围凸块结构60B的UBM层中形成底切。然而，由第二开口50和导电连接图案40的重叠量来控制底切的量。相应地，防止由于UBM层的过度蚀刻而导致的凸块结构60的不想要的塌陷是有可能的。

在一些实施例中，第二光刻胶图案50的第二开口55的周边的一部分位于岛状图案33上方，第二光刻胶图案50的第二开口55的周边的一部分位于导电连接图案40上方。在此类情况下，在UBM层中形成不对称的底切。

由形成凸块后的凸块下金属化蚀刻所产生的凸块底切可导致凸块塌陷。在本发明的实施例中，在进行凸块下金属化蚀刻操作后形成凸块结构。本发明的实施例提供了一种包围凸块结构的对称的底切。本发明的实施例提供了高高宽比凸块和与减小的凸块塌陷缺陷耦接的精细间距结构。

应该理解，不是所有的优势都必须在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其他实施例或实例可以提供不同的优势。

根据本发明的一方面，在制造半导体器件的方法中，在衬底上方形成一个或多个第一导电层。在一个或多个第一导电层上方形成第一光刻胶层。使用第一光刻胶层作为蚀刻掩模来蚀刻一个或多个第一导电层以形成通过环形槽与一个或多个第一导电层的母线图案分离的一个或多个第一导电层的岛状图案。形成连接图案以连接岛状图案和母线图案。在一个或多个第一导电层和连接图案上方形成第二光刻胶层。第二光刻胶层包括在岛状图案上方的开口。在开口中的岛状图案上形成一个或多个第二导电层。去除第二光刻胶层，并且去除连接图案，从而形成凸块结构。在一个或多个前述或以下实施例中，连接图案由不同于一个或多个第一导电层和一个或多个第二导电层的导电材料制成。在一个或多个前述或以下实施例中，连接图案仅部分地填充环形槽以连接岛状图案和母线图案。在一个或多个前述或以下实施例中，在环形槽的一部分中和在一个或多个第一导电层的最上层的上表面的一部分上形成连接图案。在一个或多个前述或以下实施例中，连接图案的一部分设置在开口中。在一个或多个前述或以下实施例中，通过湿蚀刻去除连接图案。在一个或多个前述或以下实施例中，在去除连接图案后，凸块结构包括在凸块结构与一个或多个第一导电层的最上层之间的底切。在一个或多个前述或以下实施例中，仅部分地形成底切，并且在凸块结构与一个或多个第一导电层的最上层之间的剩余部分处无底切形成。

根据本发明的另一方面，在制造半导体器件的方法中，形成耦接到在衬底上方形成的半导体电路上的焊盘电极。在焊盘电极上方形成钝化层。图案化钝化层以暴露焊盘电极的至少一部分。在钝化层和焊盘电极上方形成晶种层。图案化晶种层以形成通过环形槽与晶种层的母线图案电分离的晶种层的岛状图案。形成连接图案以电连接岛状图案和母线图案。在晶种层和连接图案上方形成光刻胶层。光刻胶层包括在岛状图案上方的开口。在开口中的岛状图案上形成一个或多个导电层。去除光刻胶层，并且去除连接图案，从而形成凸块结构。在一个或多个前述或以下实施例中，通过电镀工艺形成一个或多个导电层中的至少一个。在一个或多个前述或以下实施例中，母线图案与电镀工艺中的电位电连接。在一个或多个前述或以下实施例中，晶种层包括铜或铜合金。在一个或多个前述或以下实施例中，一个或多个导电层中的至少一个包括铜或铜合金。在一个或多个前述或以下实施例中，在形成晶种层之前，在钝化层和焊盘电极上方形成下导电层。在一个或多个前述或以下实施例中，下导电层包括选自钛基金属、金基金属和铜基金属中的至少一者。在一个或多个前述或以下实施例中，连接图案包括选自Al、Au、Cr、Fe、Mn、Mg、Mo、Ni、Nb、Ta、Ti、W、Zn及其合金中的至少一者。

根据本发明的另一方面，在制造半导体器件的方法中，形成每个均耦接到在衬底上方形成的半导体电路上的多个焊盘电极。在多个焊盘电极上方形成钝化层。图案化钝化层以暴露多个焊盘电极中的每一个的一部分。在钝化层和多个焊盘电极上方形成第一导电层。在第一导电层上方形成晶种层。图案化晶种层和第一导电层以形成晶种层的多个岛状图案，所述多个岛状图案通过多个包围多个岛状图案中的相应的一个图案的环形槽与晶种层的母线图案和第一导电层彼此电分离。形成多个连接图案以分别电连接多个岛状图案和母线图案。在晶种层和多个连接图案上方形成光刻胶层。光刻胶层包括在多个岛状图案上方的多个开口。在多个开口中的多个岛状图案上形成一个或多个第二导电层。去除光刻胶层，并且去除多个连接图案，从而在多个焊盘电极上形成多个凸块结构。在一个或多个前述或以下实施例中，通过电镀工艺形成一个或多个第二导电层中的至少一个。在一个或多个前述或以下实施例中，多个连接图案由不同于晶种层、第一导电层和一个或多个第二导电层的导电材料制成。在一个或多个前述或以下实施例中，多个连接图案中的每一个的一部分设置在多个开口中的对应的一个开口中，一个或多个第二导电层的最下层与多个连接图案中的每一个的那部分接触。

根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成凸块下金属化层。在凸块下金属化层上方形成第一光刻胶层。图案化光刻胶层以形成暴露凸块下金属化层的第一部分的第一开口。图案化凸块下金属化层以延伸第一开口，以使衬底暴露。去除第一光刻胶层。将第一金属沉积在第一开口中以形成第一金属层。在凸块下金属化层和第一金属层上方形成第二光刻胶层。图案化第二光刻胶层以在凸块下金属化层上方形成第二开口层。第二开口暴露第一金属层的一部分。将第二金属沉积在第二开口中以形成第二金属层。第二金属层接触凸块下金属化层和第一金属层。去除第二光刻胶层，并且去除第一金属层。在一个或多个前述或以下实施例中，图案化第一光刻胶层包括形成与暴露凸块下金属化层的第二部分的第一开口间隔开的第三开口。在一个或多个前述或以下实施例中，蚀刻凸块下金属化层包括延伸第三开口以暴露衬底。在一个或多个前述或以下实施例中，第二开口设置在第一开口与第三开口之间。在一个或多个前述或以下实施例中，使用剥离溶液或氧等离子灰化操作去除第一光刻胶层和去除第二层。在一个或多个前述或以下实施例中，在形成凸块下金属化中，在衬底上方形成第一凸块下金属化层，在第一凸块下金属化层上方形成第二凸块下金属化层。在一个或多个前述或以下实施例中，第一和第二凸块下金属化层由选自钛基金属、金基金属和铜基金属中的金属制成。在一个或多个前述或以下实施例中，第一凸块下金属化层由钛基金属制成，第二凸块下金属化层由金基金属制成。在一个或多个前述或以下实施例中，在去除第一金属层后去除包围第二金属层的凸块下金属化。在一个或多个前述或以下实施例中，第二金属层是凸块。在一个或多个前述或以下实施例中，第一金属和第二金属是不同的金属。在一个或多个前述或以下实施例中，第一金属选自Ti、Cu及其组合。在一个或多个前述或以下实施例中，第二金属选自Al、Au、Cr、Fe、Mn、Mg、Mo、Ni、Nb、Ta、Ti、W、Zn及其合金。在一个或多个前述或以下实施例中，在第二金属层上方形成焊料层。在一个或多个前述或以下实施例中，焊料是锡合金。在一个或多个前述或以下实施例中，锡合金选自AgSn、SnAgCu、PbSn和CuSn。

根据本发明的另一方面，半导体器件包括设置在衬底上方的半导体电路、耦接到半导体电路的焊盘电极、钝化层、设置在焊盘电极上的一个或多个导电层和设置在一个或多个导电层上的凸块结构。凸块结构包括在凸块结构与一个或多个第一导电层的最上层之间的界面处的底切。在一个或多个前述或以下实施例中，仅部分地形成底切，并且在凸块结构与一个或多个第一导电层的最上层之间的剩余部分处无底切形成。在一个或多个前述或以下实施例中，其上形成有凸块结构的一个或多个导电层具有由环形槽包围的岛形形状。在一个或多个前述或以下实施例中，凸块结构具有在环形槽上方的突出端。在一个或多个前述或以下实施例中，环形槽的边缘与底切的横向端之间的距离小于凸块结构的侧面与底切的横向端之间距离。在一个或多个前述或以下实施例中，环形槽的边缘与底切的横向端之间的距离大于凸块结构的侧面与底切的横向端之间的距离。在一个或多个前述或以下实施例中，在环形槽中形成凸块结构的一部分。在一个或多个前述或以下实施例中，在平面视图中，一个或多个导电层的最上层的至少一部分从凸块结构中暴露出来。在一个或多个前述或以下实施例中，在平面视图中，凸块结构具有矩形形状，底切设置在矩形形状的一侧。在一个或多个前述或以下实施例中，两个底切设置在矩形形状的两侧。在一个或多个前述或以下实施例中，凸块结构包括两个或多个导电层。在一个或多个前述或以下实施例中，两个或多个导电层的最上层是焊料层。在一个或多个前述或以下实施例中，焊料层包括选自AgSn、SnAgCu、PbSn和CuSn中的至少一者。在一个或多个前述或以下实施例中，两个或多个导电层中的一个包括Ni。

根据本发明的另一方面，半导体器件包括设置在衬底上方的半导体电路、耦接到半导体电路的多个焊盘电极、钝化层和多个凸块电极，每个凸块电极设置在多个焊盘电极的对应的一个上。多个凸块电极中的每一个包括设置在多个焊盘电极中的每一个上的第一导电层、设置在第一导电层上的第二导电层和设置在第二导电层上的凸块结构。由与第一和第二导电层相同的材料形成的母线图案设置在多个凸块电极的相邻凸块电极之间。多个凸块电极彼此分离并通过多个环形槽与母线图案分离。在一个或多个前述或以下实施例中，多个凸块电极中的每一个包括在凸块结构与第二导电层之间的界面处的底切。在一个或多个前述或以下实施例中，在平面视图中，底切相对于凸块结构的中心不对称。

根据本发明的另一方面，半导体器件包括设置在衬底上方的半导体电路、耦接到半导体电路的焊盘电极、钝化层和设置在焊盘电极上的凸块电极。凸块电极包括设置在焊盘电极上的第一导电层、设置在第一导电层上的第二导电层和设置在第二导电层上的凸块结构。凸块结构由母线图案包围，所述母线图案包括由与第一导电层相同的材料制成的下层和由与第二导电层相同的材料制成的上层。凸块电极通过环形槽与母线图案分离。在一个或多个前述或以下实施例中，在平面视图中，第二导电层的一部分至少部分地包围凸块结构。在一个或多个前述或以下实施例中，在平面视图中，第二导电层的一部分完全地包围凸块结构。

根据本发明的另一方面，半导体器件包括衬底和设置在衬底上方的至少一个凸块结构。至少一个凸块结构包括设置在凸块下金属化层上方的凸块。第一和第二凹槽形成在凸块的下部和在凸块结构的相对侧上的凸块下金属化层中。第一凹槽延伸入凸块的距离与第二凹槽大。在一个或多个前述或以下实施例中，第一凹槽延伸入凸块的距离是第二凹槽的2至10倍。在一个或多个前述或以下实施例中，凸块下金属化层包括设置在第一凸块下金属化层上方的第二凸块下金属化层。在一个或多个前述或以下实施例中，第一和第二凸块下金属化层由选自由钛基金属、金基金属和铜基金属所组成的组中的金属制成。在一个或多个前述或以下实施例中，第一凸块下金属化层由钛基金属制成，第二凸块下金属化层由金基金属制成。在一个或多个前述或以下实施例中，凸块由选自Al、Au、Cr、Fe、Mn、Mg、Mo、Ni、Nb、Ta、Ti、W、Zn及其合金中的金属制成。在一个或多个前述或以下实施例中，半导体器件包括设置在衬底上方的多个凸块结构。在一个或多个前述或以下实施例中，多个凸块结构在所述凸块结构的最上表面处具有从2μm到10μm的范围内的宽度。在一个或多个前述或以下实施例中，紧密相邻的凸块结构彼此间隔开2μm到10μm的范围内的距离。

上文概述了若干实施例或示例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该认识到，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或示例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应意识到，此类等效构造不应脱离本发明的精神和范围，他们可在不脱离本发明精神和范围的前提下在本文做出各种变化、替换和改变。