碳化硅MOS器件及其制造方法

技术领域

本发明涉及半导体技术领域，特别涉及一种碳化硅MOS器件及其制造方法。

背景技术

碳化硅是目前发展最成熟的宽禁带半导体材料，与其他半导体材料相比，碳化硅具有高禁带宽度、高饱和电子漂移速度、高击穿强度、低介电常数和高热导率等优点。因此，碳化硅在高温、高频率、高功率的应用场合是极为理想的材料。在同样的耐压和电流条件下，碳化硅器件的漂移区电阻要比硅低200倍，即使高耐压的碳化硅MOS器件的导通压降，也比单极型、双极型硅器件低得多。而且，碳化硅器件的开关时间可达10ns级。

目前通用的碳化硅MOS器件存在栅极开启的一致性较差的问题，如何进一步提高碳化硅MOS器件的性能，成了本领域技术人员研发和努力的方向。

发明内容

本发明的目的在于提供一种碳化硅MOS器件及其制造方法，以解决现有技术中的碳化硅MOS器件存在栅极开启的一致性较差的问题。

为了解决上述技术问题，本发明提供了一种碳化硅MOS器件，所述碳化硅MOS器件包括：

碳化硅衬底以及形成于所述碳化硅衬底上的碳化硅外延层，所述碳化硅衬底和所述碳化硅外延层均为第一导电类型；

沟槽型栅极结构，所述沟槽型栅极结构位于所述碳化硅外延层中，所述沟槽型栅极结构的第二侧的晶面迁移率高于所述沟槽型栅极结构的第一侧的晶面迁移率；

第一阱区和第二阱区，所述第一阱区和所述第二阱区均为第二导电类型，所述第二阱区的深度较所述第一阱区的深度深和/或所述第二阱区的掺杂浓度较所述第一阱区的掺杂浓度浓，所述第一阱区位于所述沟槽型栅极结构的第一侧的所述碳化硅外延层中，所述第二阱区位于所述沟槽型栅极结构的第二侧的所述碳化硅外延层中；以及，

源区，所述源区为第一导电类型，所述源区位于所述第一阱区和所述第二阱区中。

可选的，在所述的碳化硅MOS器件中，所述第二侧的晶面为<11-20>晶面，所述第一侧的晶面为非<11-20>晶面。

可选的，在所述的碳化硅MOS器件中，所述碳化硅MOS器件还包括：柱区，所述柱区为第二导电类型，所述柱区位于所述第一阱区和所述第二阱区侧的所述碳化硅外延层中。

可选的，在所述的碳化硅MOS器件中，所述柱区的深度较所述第一阱区和所述第二阱区的深度深。

可选的，在所述的碳化硅MOS器件中，所述栅极结构的深度较所述述第一阱区和所述第二阱区的深度深，并且所述栅极结构的深度较所述柱区的深度浅。

可选的，在所述的碳化硅MOS器件中，所述碳化硅MOS器件还包括：与所述栅极结构电性连接的金属栅电极；与所述源区电性连接的金属源电极；以及，与所述碳化硅衬底电性连接的金属漏电极。

本发明还提供一种碳化硅MOS器件的制造方法，所述碳化硅MOS器件的制造方法包括：

提供碳化硅衬底，所述碳化硅衬底为第一导电类型；

在所述碳化硅衬底上形成碳化硅外延层，所述碳化硅外延层为第一导电类型；

在所述碳化硅外延层中形成沟槽型栅极结构，所述沟槽型栅极结构的第二侧的晶面迁移率高于所述沟槽型栅极结构的第一侧的晶面迁移率；

在所述碳化硅外延层中形成第一阱区和第二阱区，所述第一阱区和所述第二阱区均为第二导电类型，所述第二阱区的深度较所述第一阱区的深度深和/或所述第二阱区的掺杂浓度较所述第一阱区的掺杂浓度浓，所述第一阱区位于所述沟槽型栅极结构的第一侧的所述碳化硅外延层中，所述第二阱区位于所述沟槽型栅极结构的第二侧的所述碳化硅外延层中；以及，

在所述第一阱区和所述第二阱区中形成源区，所述源区为第一导电类型。

可选的，在所述的碳化硅MOS器件的制造方法中，在所述碳化硅外延层中形成沟槽型栅极结构之前，执行在所述碳化硅外延层中形成第一阱区和第二阱区；或者，在所述碳化硅外延层中形成沟槽型栅极结构之后，执行在所述碳化硅外延层中形成第一阱区和第二阱区。

可选的，在所述的碳化硅MOS器件的制造方法中，所述第二侧的晶面为<11-20>晶面，所述第一侧的晶面为非<11-20>晶面。

可选的，在所述的碳化硅MOS器件的制造方法中，所述碳化硅MOS器件的制造方法还包括：

在所述碳化硅外延层中形成柱区，所述柱区为第二导电类型，所述柱区位于所述第一阱区和所述第二阱区侧。

发明人研究发现，碳化硅衬底中，对于同一个沟槽型栅极结构，其两侧的晶面迁移率是不同的，其中一侧的晶面迁移率较高，另一侧的晶面迁移率较低，由此导致了栅极开启的一致性较差。

因此，在本发明提供的碳化硅MOS器件及其制造方法中，沟槽型栅极结构的第二侧的晶面迁移率高于沟槽型栅极结构的第一侧的晶面迁移率，与此相对应的，第二阱区的深度较第一阱区的深度深和/或第二阱区的掺杂浓度较第一阱区的掺杂浓度浓，所述第二阱区位于所述沟槽型栅极结构的第二侧的所述碳化硅外延层中，所述第一阱区位于所述沟槽型栅极结构的第一侧的所述碳化硅外延层中。由此，能够平衡所述沟槽型栅极结构两侧的晶面迁移率差异引起的栅极开启的一致性差异，从而提高了栅极开启的一致性，进而提高了碳化硅MOS器件的性能与可靠性。

附图说明

图1是现有的碳化硅MOS器件的结构示意图。

图2是本发明实施例一的碳化硅MOS器件的制造方法的流程示意图。

图3至图10是执行本发明实施例一的碳化硅MOS器件的制造方法所形成的器件结构的剖面示意图。

图11是本发明实施例的碳化硅MOS器件中沟槽型栅极结构两侧的开启电压的示意图。

图12是现有的碳化硅MOS器件中沟槽型栅极结构两侧的开启电压的示意图。

图13是本发明实施例的碳化硅MOS器件与现有的碳化硅MOS器件的导通电阻的比较示意图。

图14是本发明实施例的碳化硅MOS器件与现有的碳化硅MOS器件的输入电容的比较示意图。

图15是本发明实施例的碳化硅MOS器件与现有的碳化硅MOS器件的输出电容的比较示意图。

图16是本发明实施例二的碳化硅MOS器件的制造方法的流程示意图。

图17至图24是执行本发明实施例二的碳化硅MOS器件的制造方法所形成的器件结构的剖面示意图。

其中，附图标记说明如下：

10-碳化硅MOS器件；100-碳化硅衬底；102-碳化硅外延层；104-阱区；106-沟槽型栅极结构；108-源区。

20-碳化硅MOS器件；200-碳化硅衬底；202-碳化硅外延层；204-柱区；206-第一阱区；208-第二阱区；210-源区；212-沟槽；2120-第一侧；2122-第二侧；214-沟槽型栅极结构；2140-栅介质层；2142-栅导电层；216-金属栅电极；218-金属源电极；220-金属漏电极。

300、302、304、306-开启电压曲线；308-源漏电压-源漏电流曲线；310-源漏电压-源漏电流曲线；312-源漏电压-输入电容曲线；314-源漏电压-输入电容曲线；316-源漏电压-输出电容曲线；318-源漏电压-输出电容曲线。

40-碳化硅MOS器件；400-碳化硅衬底；402-碳化硅外延层；404-柱区；406-沟槽；4060-第一侧；4062-第二侧；408-沟槽型栅极结构；4080-栅介质层；4082-栅导电层；410-第一阱区；412-第二阱区；414-源区；416-金属栅电极；418-金属源电极；420-金属漏电极。

具体实施方式

以下结合附图和具体实施例对本发明提出的碳化硅MOS器件及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明使用的术语仅仅是出于描述特定实施方式的目的，而非旨在限制本发明。除非本申请文件中另作定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本发明说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

请参考图1，其为现有的碳化硅MOS器件的结构示意图。如图1所示，所述碳化硅MOS器件10包括：N型碳化硅衬底100；形成于所述碳化硅衬底100上的N型碳化硅外延层102；形成于所述碳化硅外延层102中的P型阱区104；形成于所述阱区104中并延伸至所述碳化硅外延层102中的沟槽型栅极结构106；以及，形成于所述阱区104中的源区108。

该碳化硅MOS器件10存在栅极开启的一致性较差的问题。

发明人对此进行了深入的研究发现，现有技术中碳化硅MOS器件的P型阱区在沟槽型栅极结构两侧的深度是相同的，但是，在碳化硅衬底中，对于同一个沟槽型栅极结构，其两侧的晶面迁移率是不同的，其中一侧的晶面迁移率较高，另一侧的晶面迁移率较低，由此导致了栅极开启的一致性较差。

因此，本发明的核心思想在于，提供一种碳化硅MOS器件及其制造方法，沟槽型栅极结构的第二侧的晶面迁移率高于沟槽型栅极结构的第一侧的晶面迁移率，与此相对应的，第二阱区的深度较第一阱区的深度深和/或第二阱区的掺杂浓度较第一阱区的掺杂浓度浓，所述第二阱区位于所述沟槽型栅极结构的第二侧的所述碳化硅外延层中，所述第一阱区位于所述沟槽型栅极结构的第一侧的所述碳化硅外延层中。由此，能够平衡所述沟槽型栅极结构两侧的晶面迁移率差异引起的栅极开启的一致性差异，从而提高了栅极开启的一致性，进而提高了碳化硅MOS器件的性能与可靠性。

接下去将结合如下实施例对本发明提供的碳化硅MOS器件及其制造方法作进一步描述。

【实施例一】

请参考图2，其为本发明实施例一的碳化硅MOS器件的制造方法的流程示意图。如图2所示，在本实施例一中，所述碳化硅MOS器件的制造方法包括如下步骤：

步骤S10：提供碳化硅衬底，所述碳化硅衬底为第一导电类型；

步骤S11：在所述碳化硅衬底上形成碳化硅外延层，所述碳化硅外延层为第一导电类型；

步骤S12：在所述碳化硅外延层中形成第一阱区，所述第一阱区为第二导电类型；

步骤S13：在所述碳化硅外延层中形成第二阱区，所述第二阱区为第二导电类型，所述第二阱区的深度较所述第一阱区的深度深；

步骤S14：在所述第一阱区和所述第二阱区中形成源区，所述源区为第一导电类型；以及，

步骤S15：在所述碳化硅外延层中形成沟槽型栅极结构，其中，所述沟槽型栅极结构的第二侧的晶面迁移率高于所述沟槽型栅极结构的第一侧的晶面迁移率，所述第一阱区位于所述第一侧的所述碳化硅外延层中，所述第二阱区位于所述第二侧的所述碳化硅外延层中。

在本申请实施例中，所述第一导电类型为N型，所述第二导电类型为P型。在本申请的其他实施例中，所述第一导电类型也可以为P型，相应的，所述第二导电类型为N型。

具体的，请结合参考图3至图10，其为执行本发明实施例一的碳化硅MOS器件的制造方法所形成的器件结构的剖面示意图。

如图3所示，提供碳化硅衬底200，所述碳化硅衬底200的导电类型为N型。接着，在所述碳化硅衬底200上形成碳化硅外延层202，所述碳化硅外延层202的导电类型为N型。

请参考图4，在本申请实施例中，接着，在所述碳化硅外延层202中形成柱区204，所述柱区204的导电类型为P型。优选的，通过对所述碳化硅外延层202执行P型重掺杂以形成所述柱区204。所述柱区204自所述碳化硅外延层202的表面延伸至所述碳化硅外延层202中，所述柱区204在所述碳化硅外延层202的延伸方向(即图4中的水平方向)上限定出了器件区。在本申请实施例中，通过所述柱区204形成了一超结结构，由此可以提升所形成的碳化硅MOS器件的耐压特性，降低器件的导通电阻和开关损耗，提高器件的开关频率。

请参考图5，在本申请实施例中，接着，在所述碳化硅外延层202中形成第一阱区206，在此，所述第一阱区206的导电类型为P型。具体的，可以利用一道光罩在所述碳化硅外延层202上形成图形化的掩膜层，所述图形化的掩膜层暴露出部分所述碳化硅外延层202；接着，对暴露出的所述碳化硅外延层202执行P型离子注入工艺，以在所述碳化硅外延层202中形成所述第一阱区206。

其中，所述第一阱区206自所述碳化硅外延层202的表面延伸至所述碳化硅外延层202中。进一步的，所述第一阱区206位于所述柱区204限定的器件区中并且在水平方向上与所述柱区204相接，在竖直方向上(在此也即所述碳化硅外延层202的厚度方向上)，所述第一阱区206的深度较所述柱区204的深度浅。

接着请参考图6，在所述碳化硅外延层202中形成第二阱区208，在此，所述第二阱区208的导电类型为P型，所述第二阱区208的深度较所述第一阱区206的深度深。同样的，可以利用另一道光罩在所述碳化硅外延层202上形成图形化的掩膜层，所述图形化的掩膜层暴露出部分所述碳化硅外延层202；接着，对暴露出的所述碳化硅外延层202执行P型离子注入工艺，以在所述碳化硅外延层202中形成所述第二阱区208。

其中，所述第二阱区208自所述碳化硅外延层202的表面延伸至所述碳化硅外延层202中。进一步的，所述第二阱区208位于所述柱区204限定的器件区中并且在水平方向上与所述柱区204相接，在竖直方向上，所述第二阱区208的深度较所述柱区204的深度浅。在本申请实施例中，在水平方向上，所述第二阱区208还和所述第一阱区206相接。即在所述第二阱区208的相对两侧，分别为所述第一阱区206和所述柱区204；在所述第一阱区206的相对两侧，分别为所述第二阱区208和所述柱区204。在本申请的其他实施例中，在水平方向上，所述第二阱区208也可以和所述第一阱区206相间隔，两者的间隔距离小于或者等于后续形成的栅极结构的截面宽度。

如图7所示，接着，在所述第一阱区206和所述第二阱区208中形成源区210，在此，所述源区210的导电类型为N型。具体的，可通过对所述第一阱区206和所述第二阱区208执行N型重掺杂以形成所述源区210。

在本申请实施例中，所述源区210自所述第一阱区206和所述第二阱区208的表面延伸至所述第一阱区206和所述第二阱区208中，即所述源区210的深度较所述第一阱区206和所述第二阱区208的深度浅。进一步的，所述源区210的两侧分别与所述柱区204相接。

如图8所示，接着，在所述碳化硅外延层202中形成沟槽212，所述沟槽212自所述碳化硅外延层202的表面延伸至所述碳化硅外延层202中。具体的，可以通过干法刻蚀工艺或者湿法刻蚀工艺刻蚀所述碳化硅外延层202以形成所述沟槽212。在此，所述沟槽212贯穿所述第一阱区206和所述第二阱区208至所述碳化硅外延层202中，由此，使得所述第一阱区206和所述第二阱区208分别位于所述沟槽212的相对两侧。

由于碳化硅晶圆在生长的时候，会有一个倾角，通常这个倾角在4°左右，由此，刻蚀所述碳化硅外延层202形成所述沟槽212后，将使得所述沟槽212的相对两侧的晶面迁移率不同。如图8所示，在本申请实施例中，所述沟槽212的第二侧2122的晶面迁移率高于所述沟槽212的第一侧2120的晶面迁移率。具体的，在此，所述第二侧2122为<11-20>晶面，所述<11-20>晶面是竖直方向上迁移率最高的晶面；所述第一侧2120为非<11-20>晶面，其迁移率会比较低，即较所述第二侧2122的迁移率低。

请参考图9，接着，在所述沟槽212中形成沟槽型栅极结构214，所述沟槽型栅极结构214包括覆盖所述沟槽212表面的栅介质层2140以及覆盖所述栅介质层2140并填充所述沟槽212的栅导电层2142。具体的，可通过氧化工艺或者沉积工艺在所述沟槽212的表面形成所述栅介质层2140；接着可通过在所述栅介质层2140上沉积多晶硅形成所述栅导电层2142。

在此，所述沟槽型栅极结构214形成于所述沟槽212中，从而相应的，所述第一侧2120和所述第二侧2122分别位于所述沟槽型栅极结构214的相对两侧，也即所述沟槽型栅极结构214的第二侧2122的晶面迁移率高于所述沟槽型栅极结构214的第一侧2120的晶面迁移率。

在本申请实施例中，所述沟槽型栅极结构214、所述源区210以及所述柱区204的表面齐平。进一步的，所述沟槽型栅极结构214的深度较所述第一阱区206和所述第二阱区208的深度深，同时，较所述柱区204的深度浅。

如图10所示，形成金属栅电极216、金属源电极218以及金属漏电极220，其中，所述金属栅电极216和所述金属源电极218位于同一侧，所述金属漏电极220位于另一侧。具体的，在所述碳化硅外延层202的表面形成所述金属栅电极216和所述金属源电极218，所述金属栅电极216和所述沟槽型栅极结构214电性连接；所述金属源电极218和所述源区210电性连接，其中，所述金属栅电极216和所述金属源电极218之间可以通过介质层隔离。在所述碳化硅衬底200表面形成所述金属漏电极220，在此，所述碳化硅衬底200作为漏区，所述金属漏电极220和所述碳化硅衬底200电性连接。

请继续参考图10，通过所述碳化硅MOS器件的制造方法形成了碳化硅MOS器件20，所述碳化硅MOS器件20包括：碳化硅衬底200以及形成于所述碳化硅衬底200上的碳化硅外延层202，所述碳化硅衬底200和所述碳化硅外延层202均为第一导电类型；沟槽型栅极结构214，所述沟槽型栅极结构214位于所述碳化硅外延层202中，所述沟槽型栅极结构214的第二侧2122的晶面迁移率高于所述沟槽型栅极结构214的第一侧2120的晶面迁移率；第一阱区206和第二阱区208，所述第一阱区206和所述第二阱区208均为第二导电类型，所述第二阱区208的深度较所述第一阱区206的深度深，所述第一阱区206位于所述第一侧2120的所述碳化硅外延层202中，所述第二阱区208位于所述第二侧2122的所述碳化硅外延层202中；以及，源区210，所述源区210为第一导电类型，所述源区210位于所述第一阱区206和所述第二阱区208中。

在本申请实施例中，所述第二侧2122的晶面迁移率高于所述第一侧2120的晶面迁移率，相应的，所述第二阱区208的深度较所述第一阱区206的深度深，由此，能够平衡所述沟槽型栅极结构214两侧的晶面迁移率差异引起的栅极开启的一致性差异，从而提高了栅极开启的一致性，进而提高了碳化硅MOS器件20的性能与可靠性。

进一步的，所述碳化硅MOS器件20还包括：柱区204，所述柱区204为第二导电类型，所述柱区204位于所述第一阱区206和所述第二阱区208侧的所述碳化硅外延层202中。通过所述柱区204形成了一超结结构，由此可以提升所形成的碳化硅MOS器件的耐压特性，降低器件的导通电阻和开关损耗，提高器件的开关频率。

请参考图11和图12，在本申请实施例中，分别检测了碳化硅MOS器件20和碳化硅MOS器件10中的沟槽型栅极结构两侧的开启电压。如图11和图12所示，沟槽型栅极结构214两侧的开启电压曲线300和302基本重合，而沟槽型栅极结构106两侧的开启电压曲线304和306比较明显的分离，或者说，沟槽型栅极结构214两侧的开启电压曲线300和302的分离度明显小于沟槽型栅极结构106两侧的开启电压曲线304和306的分离度，可见，本发明实施例提供的碳化硅MOS器件20能够平衡所述沟槽型栅极结构214两侧的晶面迁移率差异引起的栅极开启的一致性差异，提高了栅极开启的一致性。

进一步的，请参考图13至图15，本申请实施例还检测了碳化硅MOS器件20和碳化硅MOS器件10的多个参数，得到碳化硅MOS器件20的源漏电压-源漏电流曲线308、源漏电压-输入电容曲线312以及源漏电压-输出电容曲线316，得到碳化硅MOS器件10的源漏电压-源漏电流曲线310、源漏电压-输入电容曲线314以及源漏电压-输出电容曲线318。由此得到：碳化硅MOS器件20的导通电阻约为6.5Ω，碳化硅MOS器件10的导通电阻约为6.9Ω，碳化硅MOS器件20的导通电阻优于碳化硅MOS器件10的导通电阻；碳化硅MOS器件20的输入电容(Ciss)约为6.01pF，碳化硅MOS器件10的输入电容(Ciss)约为6.25pF，即碳化硅MOS器件20的输入电容低于碳化硅MOS器件10的输入电容，相应的，碳化硅MOS器件20具有更高的开关频率；碳化硅MOS器件20的输出电容(Coss)约为0.225pF，碳化硅MOS器件10的输出电容(Coss)约为0.224pF，两者基本相当，由此，在图13所示中，两条曲线基本重叠了。可见，本实施例提供的碳化硅MOS器件20具有更好的性能。

【实施例二】

请参考图16，其为本发明实施例二的碳化硅MOS器件的制造方法的流程示意图。如图16所示，在本实施例二中，所述碳化硅MOS器件的制造方法包括如下步骤：

步骤S20：提供碳化硅衬底，所述碳化硅衬底为第一导电类型；

步骤S21：在所述碳化硅衬底上形成碳化硅外延层，所述碳化硅外延层为第一导电类型；

步骤S22：在所述碳化硅外延层中形成沟槽型栅极结构，其中，所述沟槽型栅极结构第二侧的晶面迁移率高于第一侧的晶面迁移率；

步骤S23：在所述沟槽型栅极结构第一侧的所述碳化硅外延层中形成第一阱区，所述第一阱区为第二导电类型；

步骤S24：在所述沟槽型栅极结构第二侧的所述碳化硅外延层中形成第二阱区，所述第二阱区为第二导电类型，所述第二阱区的深度较所述第一阱区的深度深并且所述第二阱区的掺杂浓度较所述第一阱区的掺杂浓度浓；以及，

步骤S25：在所述第一阱区和所述第二阱区中形成源区，所述源区为第一导电类型。

在本申请实施例中，所述第一导电类型为N型，所述第二导电类型为P型。在本申请的其他实施例中，所述第一导电类型也可以为P型，相应的，所述第二导电类型为N型。

具体的，请结合参考图17至图24，其为执行本发明实施例二的碳化硅MOS器件的制造方法所形成的器件结构的剖面示意图。

如图17所示，提供碳化硅衬底400，所述碳化硅衬底400的导电类型为N型。接着，在所述碳化硅衬底400上形成碳化硅外延层402，所述碳化硅外延层402的导电类型为N型。

请参考图18，在本申请实施例中，接着，在所述碳化硅外延层402中形成柱区404，所述柱区404的导电类型为P型。优选的，通过对所述碳化硅外延层402执行P型重掺杂以形成所述柱区404。所述柱区404自所述碳化硅外延层402的表面延伸至所述碳化硅外延层402中，所述柱区404在所述碳化硅外延层402的延伸方向(即图16中的水平方向)上限定出了器件区。在本申请实施例中，通过所述柱区404形成了一超结结构，由此可以提升所形成的碳化硅MOS器件的耐压特性，降低器件的导通电阻和开关损耗，提高器件的开关频率。

请参考图19，接着，在所述器件区的所述碳化硅外延层402中形成沟槽406，所述沟槽406自所述碳化硅外延层402的表面延伸至所述碳化硅外延层402中。具体的，可以通过干法刻蚀工艺或者湿法刻蚀工艺刻蚀所述碳化硅外延层402以形成所述沟槽406。

在此，刻蚀所述碳化硅外延层402形成所述沟槽406后，在所述沟槽406的一侧形成了<11-20>晶面，所述<11-20>晶面是竖直方向上迁移率最高的晶面。由于碳化硅晶圆在生长的时候，会有一个倾角，通常这个倾角在4°左右，由此，所述沟槽406的另一侧为非<11-20>晶面，其迁移率会比较低。在此，分别为所述沟槽406的第一侧4060和第二侧4062，其中，所述第二侧4062的晶面迁移率高于所述第一侧4060的晶面迁移率，更进一步的，在本申请实施例中，所述第二侧4062为<11-20>晶面，所述第一侧4060为非<11-20>晶面。

接着，请参考图20，在所述沟槽406中形成沟槽型栅极结构408，所述沟槽型栅极结构408包括覆盖所述沟槽406表面的栅介质层4080以及覆盖所述栅介质层4080并填充所述沟槽406的栅导电层4082。具体的，可通过氧化工艺或者沉积工艺在所述沟槽406的表面形成所述栅介质层4080；接着可通过在所述栅介质层4080上沉积多晶硅形成所述栅导电层4082。相应的，所述第一侧4060和所述第二侧4062分别位于所述沟槽型栅极结构408的两侧。

其中，所述沟槽型栅极结构408的表面与所述碳化硅外延层402以及所述柱区404的表面齐平，所述沟槽型栅极结构408的深度较所述柱区404的深度浅。

请参考图21，在本申请实施例中，接着，在所述沟槽型栅极结构408的第一侧4060的所述碳化硅外延层402中形成第一阱区410，在此，所述第一阱区410的导电类型为P型。具体的，可以利用一道光罩在所述碳化硅外延层402上形成图形化的掩膜层，所述图形化的掩膜层暴露出所述第一侧4060的所述碳化硅外延层402；接着，对暴露出的所述碳化硅外延层402执行P型离子注入工艺，以在所述第一侧4060的所述碳化硅外延层402中形成所述第一阱区410。

其中，所述第一阱区410自所述碳化硅外延层402的表面延伸至所述碳化硅外延层402中。进一步的，在水平方向上，所述第一阱区410的两侧分别与所述柱区404以及所述沟槽型栅极结构408相接；在竖直方向上，所述第一阱区410的深度较所述柱区404以及所述沟槽型栅极结构408的深度均浅。

如图22所示，接着，在所述沟槽型栅极结构408的第二侧4062的所述碳化硅外延层402中形成第二阱区412，在此，所述第二阱区412的导电类型为P型，所述第二阱区412的深度较所述第一阱区410的深度深。进一步的，所述第二阱区412的掺杂浓度较所述第一阱区410的掺杂浓度浓。同样的，可以利用另一道光罩在所述碳化硅外延层402上形成图形化的掩膜层，所述图形化的掩膜层暴露出所述第二侧4062的所述碳化硅外延层402；接着，对暴露出的所述碳化硅外延层402执行P型离子注入工艺，以在所述碳化硅外延层402中形成所述第二阱区412。

其中，所述第二阱区412自所述碳化硅外延层402的表面延伸至所述碳化硅外延层402中。进一步的，在水平方向上，所述第二阱区412的两侧分别与所述柱区404以及所述沟槽型栅极结构408相接；在竖直方向上，所述第二阱区412的深度较所述柱区404以及所述沟槽型栅极结构408的深度均浅。

接着请参考图23，在所述第一阱区410和所述第二阱区412中形成源区414，在此，所述源区414的导电类型为N型。具体的，可通过对所述第一阱区410和所述第二阱区412执行N型重掺杂以形成所述源区414。

在本申请实施例中，所述源区414自所述第一阱区410和所述第二阱区412的表面延伸至所述第一阱区410和所述第二阱区412中，即所述源区414的深度较所述第一阱区410和所述第二阱区412的深度浅。进一步的，在水平方向上，所述源区414的两侧分别与所述柱区404相接，并且所述源区414还和所述沟槽型栅极结构408相接，也即所述沟槽型栅极结构408穿过所述源区414。

请参考图24，形成金属栅电极416、金属源电极418以及金属漏电极420，其中，所述金属栅电极416和所述金属源电极418位于同一侧，所述金属漏电极420位于另一侧。具体的，在所述碳化硅外延层402的表面形成所述金属栅电极416和所述金属源电极418，所述金属栅电极416和所述沟槽型栅极结构408电性连接；所述金属源电极418和所述源区414电性连接，其中，所述金属

栅电极416和所述金属源电极418之间可以通过介质层隔离。在所述碳化硅衬5底400表面形成所述金属漏电极420，在此，所述碳化硅衬底400作为漏区，所述金属漏电极420和所述碳化硅衬底400电性连接。

请继续参考图24，通过所述碳化硅MOS器件的制造方法形成了碳化硅MOS器件40，所述碳化硅MOS器件40包括：碳化硅衬底400以及形成于所述碳化

硅衬底400上的碳化硅外延层402，所述碳化硅衬底400和所述碳化硅外延层0 402均为第一导电类型；沟槽型栅极结构408，所述沟槽型栅极结构408位于所述碳化硅外延层402中，所述沟槽型栅极结构408的第二侧4062的晶面迁移率高于所述沟槽型栅极结构408的第一侧4060的晶面迁移率；第一阱区410和第二阱区412，所述第一阱区410和所述第二阱区412均为第二导电类型，所述第

二阱区412的深度较所述第一阱区410的深度深并且所述第二阱区412的掺杂5浓度较所述第一阱区410的掺杂浓度浓，所述第一阱区410位于所述第一侧4060的所述碳化硅外延层402中，所述第二阱区412位于所述第二侧4062的所述碳化硅外延层402中；以及，源区414，所述源区414为第一导电类型，所述源区414位于所述第一阱区410和所述第二阱区412中。

在本申请实施例中，所述第二侧4062的晶面迁移率高于所述第一侧4060的0晶面迁移率，相应的，所述第二阱区412的深度较所述第一阱区410的深度深，

进一步的，所述第二阱区412的掺杂浓度较所述第一阱区410的掺杂浓度浓。由此，能够平衡所述沟槽型栅极结构408两侧的晶面迁移率差异引起的栅极开启的一致性差异，从而提高了栅极开启的一致性，进而提高了碳化硅MOS器件40的性能与可靠性。

5进一步的，所述碳化硅MOS器件40还包括：柱区404，所述柱区404为第二导电类型，所述柱区404位于所述第一阱区410和所述第二阱区412侧的所述碳化硅外延层402中。通过所述柱区404形成了一超结结构，由此可以提升所形成的碳化硅MOS器件的耐压特性，降低器件的导通电阻和开关损耗，提高器件的开关频率。

此外，在本申请的其他实现方式中，也可以根据权利要求书以及上述各实施例作出不同的组合以形成不同的具体实施方式，本申请不再列举，本领域普通技术人员可以在不付出创造性劳动的情况下，在已公开内容的基础上，作出更多种变形。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。