一种用于延迟锁相环的鉴频鉴相器

技术领域

本发明属于半导体集成电路领域，特别涉及延迟锁相环鉴频鉴相器电路领域。

背景技术

鉴频鉴相器(PFD)是一个能够比较相位差，同时能将相位差转换成脉宽可调的脉冲信号的电路。它比较参考频率信号及分频器输出信号两者之间的相位差，并用脉冲信号的宽度表示相位差的大小，输出的脉冲信号转化为环路滤波器上的充放电电流。在鉴频鉴相器设计过程中要重点关注鉴相范围和鉴相精度两个设计指标。首先要保证鉴相无死区，在满足这个条件的前提下尽可能的提高鉴相范围。为了满足设计要求，需要选择合适的电路设计结构。

对于经典的PFD结构，如图1所示，电路由两个D触发器、一个与门、用于消除死区的延时单元和用于驱动电荷泵的缓冲电路。fref和DIV分别为参考时钟信号和分频器输出信号，当两者任意一个上升沿时，对应的D触发器被置1，当两个触发器都被置1时，D触发器复位端Reset有效。当fref和DIV同频同相时，PFD输出的UP端和DW端输出同脉宽的脉冲信号，这样CP的充放电开关同时开启，结果CP输出的电流仍为零。但是这样的电路所存在的问题是对于延迟锁相环而言鉴相范围不符合要求，鉴相范围见图2。

由此可见经典结构仅能能够在相位差在(-2π,2π)内控制电荷泵进行充放电，但延迟锁相环须在相位差为(π,3π)内对电荷泵进行充放电，而在此相位差内经典PFD结构仅能进行充电，鉴相范围不满足DLL的设计要求，是本领域技术人员亟待解决的技术问题。

发明内容

针对现有技术中存在的问题，本发明的目的是提供一种用于延迟锁相环的鉴频鉴相器，利用DLL环路中参考时钟与环路反馈时钟相互比较的方法，实现了对延迟一个周期的延迟锁相环完成了鉴相，电路结构简单，易于实现。

为实现上述目的，本发明采用的技术方案为：

一种用于延迟锁相环的鉴频鉴相器，包括充电模块、放电模块、时钟模块；其中：

所述充电模块的输入端接有DLL环路参考时钟CLK_REF、数字控制信号RST，充电模块的输出端为高电平脉冲UP、低电平脉冲UPN，高电平脉冲UP、低电平脉冲UPN分别与电荷泵相连；

所述放电模块的输入端接有DLL环路反馈时钟CLK_FB、数字控制信号RST，放电模块的输出端为高电平脉冲DOWN、低电平脉冲DOWNN，高电平脉冲DOWN、低电平脉冲DOWNN分别与电荷泵相连；

所述时钟模块的输入端分别接入DLL环路参考时钟CLK_REF、DLL环路反馈时钟CLK_FB，时钟模块的输出端为第一反相时钟REF_N、第一正相时钟REF_P、第二反相时钟FB_N、第二正相时钟FB_P，第一反相时钟REF_N、第一正相时钟REF_P分别与充电模块相连，第二反相时钟FB_N、第二正相时钟FB_P分别与放电模块相连。

所述充电模块包括第一D触发器DFF1、第二D触发器DFF2、第一延时反相器Delay1、第一与门AND1；其中：

所述充电模块的输入端的DLL环路参考时钟CLK_REF的信号输入到第一D触发器DFF1的CLK端，第一D触发器DFF1的输出Q端与第一延时反相器Delay1输入端相连，第一延时反相器Delay1的输出端与第一D触发器DFF1的Reset端和第一与门AND1的一个输入端相连，第一与门AND1的另一输入端与外部输入信号RST相连，第一与门AND1的输出端与第二D触发器DFF2的Reset端相连，第二D触发器DFF2输出端连接有第一传输门TG1，其中，第二D触发器DFF2输出端Q与第一传输门TG1的正使能信号端连接，第二D触发器DFF2输出端QN与第一传输门TG1的负使能信号端连接。

所述放电模块包括第三D触发器DFF3、第四D触发器DFF4、第二延时反相器Delay2、第二与门AND2；其中：

所述时钟模块的输入端的DLL环路反馈时钟CLK_FB的信号输入到第三D触发器DFF3的CLK端，第三D触发器DFF3的输出Q端与第二延时反相器Delay2输入端相连，第二延时反相器Delay2的输出端与第三D触发器DFF3的Reset端和第二与门AND2的一个输入端相连，第二与门AND2的另一个输入端与外部输入信号RST相连，第二与门AND2的输出端与第四D触发器DFF4的Reset端相连，第四D触发器DFF4输出端连接有第二传输门TG2，其中，第四D触发器DFF4输出端Q与第二传输门TG2的正使能信号端连接，第四D触发器DFF4输出端QN与第二传输门TG2的负使能信号端连接。

所述时钟模块包括四个反相器，分别为第一反相器INV1，第二反相器INV2，第三反相器INV3，第四反相器INV4；其中：

所述第一反相器INV1和第三反相器INV3对输入时钟进行整形，第一反相器INV1和第三反相器INV3输出时钟脉冲REF_N与FB_N输入给充电模块的第二D触发器DFF2的D端与时钟模块的第二反相器INV2输入端和放电模块的第四D触发器DFF4的D端和时钟模块的第四反相器INV4输入端，第二反相器INV2与第四反相器INV4输出脉冲REF_P到放电模块的第四D触发器DFF4的CLK端和充电模块的第二D触发器DFF2的CLK端。

本发明的另一个目的是提供一种延迟锁相环，包括所述的鉴频鉴相器。

有益效果：本发明提供的用于延迟锁相环的鉴频鉴相器，时钟模块将DLL环路的参考时钟CLK_REF与反馈时钟CLK_FB进行整合后，输出反相REF_N与正相REF_P和反相FB_N和正相FB_P给到充电模块和放电模块，能够使得相位差在(π,3π)内PFD控制CP对滤波器电容进行充放电，且无鉴相死区。

附图说明

图1为现有技术中锁相环的鉴频鉴相器示意图；

图2为现有技术中锁相环鉴频鉴相器的鉴相范围示意图；

图3为本发明适用于延迟锁相环的鉴频鉴相器；

图4为本发明的鉴频鉴相器的鉴相范围与控制电荷泵充放电的关系。

具体实施方式

下面结合附图对本发明作更进一步的说明。

如图3所示为一种用于延迟锁相环的鉴频鉴相器，包括充电模块1、放电模块2、时钟模块3；其中：

充电模块1的输入端接有DLL环路参考时钟CLK_REF、数字控制信号RST，充电模块1的输出端为高电平脉冲UP、低电平脉冲UPN，高电平脉冲UP、低电平脉冲UPN分别与电荷泵相连；

放电模块2的输入端接有DLL环路反馈时钟CLK_FB、数字控制信号RST，放电模块2的输出端为高电平脉冲DOWN、低电平脉冲DOWNN，高电平脉冲DOWN、低电平脉冲DOWNN分别与电荷泵相连；

时钟模块3的输入端分别接入DLL环路参考时钟CLK_REF、DLL环路反馈时钟CLK_FB，时钟模块3的输出端为第一反相时钟REF_N、第一正相时钟REF_P、第二反相时钟FB_N、第二正相时钟FB_P，第一反相时钟REF_N、第一正相时钟REF_P分别与充电模块1相连，第二反相时钟FB_N、第二正相时钟FB_P分别与放电模块2相连。

充电模块1包括第一D触发器DFF1、第二D触发器DFF2、第一延时反相器Delay1、第一与门AND1；其中：充电模块1的输入端的DLL环路参考时钟CLK_REF的信号输入到第一D触发器DFF1的CLK端，第一D触发器DFF1的输出Q端与第一延时反相器Delay1输入端相连，第一延时反相器Delay1的输出端与第一D触发器DFF1的Reset端和第一与门AND1的一个输入端相连，第一与门AND1的另一输入端与外部输入信号RST相连，第一与门AND1的输出端与第二D触发器DFF2的Reset端相连，第二D触发器DFF2输出端连接有第一传输门TG1，其中，第二D触发器DFF2输出端Q与第一传输门TG1的正使能信号端连接，第二D触发器DFF2输出端QN与第一传输门TG1的负使能信号端连接。

放电模块2包括第三D触发器DFF3、第四D触发器DFF4、第二延时反相器Delay2、第二与门AND2；其中：时钟模块3的输入端的DLL环路反馈时钟CLK_FB的信号输入到第三D触发器DFF3的CLK端，第三D触发器DFF3的输出Q端与第二延时反相器Delay2输入端相连，第二延时反相器Delay2的输出端与第三D触发器DFF3的Reset端和第二与门AND2的一个输入端相连，第二与门AND2的另一个输入端与外部输入信号RST相连，第二与门AND2的输出端与第四D触发器DFF4的Reset端相连，第四D触发器DFF4输出端连接有第二传输门TG2，其中，第四D触发器DFF4输出端Q与第二传输门TG2的正使能信号端连接，第四D触发器DFF4输出端QN与第二传输门TG2的负使能信号端连接。

时钟模块3包括四个反相器，分别为第一反相器INV1，第二反相器INV2，第三反相器INV3，第四反相器INV4；其中：第一反相器INV1和第三反相器INV3对输入时钟进行整形，第一反相器INV1和第三反相器INV3输出时钟脉冲REF_N与FB_N输入给充电模块1的第二D触发器DFF2的D端与时钟模块3的第二反相器INV2输入端和放电模块2的第四D触发器DFF4的D端和时钟模块3的第四反相器INV4输入端，第二反相器INV2与第四反相器INV4输出脉冲REF_P到放电模块2的第四D触发器DFF4的CLK端和充电模块1的第二D触发器DFF2的CLK端。

相应的，本发明还提供了一种延迟锁相环，包括本发明的鉴频鉴相器。

在本发明的鉴频鉴相器中，将经典的PFD结构分为两部分，一部分用于控制电荷泵充电开关，另一部分用于控制电荷泵放电开关；且在传统结构PFD中D触发器的D端所接为一恒定电压”1”,在本发明中的鉴频鉴相器以充放电目的作为区别采用了特定考虑的D端输入。

当电荷泵需进行充电时，鉴频鉴相器中触发电荷泵进行充电的第二D触发器DFF2的D端为参考时钟的反相信号REF_N，且此第二D触发器DFF2的时钟端接入反馈时钟经过两个反相器的时钟FB_P，通过这样的连接方式可以得到只有当CLK_FB与CLK_REF的相位差在((2k-1)π,2kπ)内时，第二D触发器DFF2才会触发高电平打开第一传输门TG1，此时由于第四D触发器DFF4的D端为FB_N，CLK端为REF_P，因此第四D触发器DFF4在CLK端上升沿触发时Q端仍输出0，不会打开第二传输门TG2，因此CLK_FB与CLK_REF的相位差在((2k-1)π,2kπ)内时，鉴频鉴相器将控制电荷泵进行充电。

当电荷泵需进行放电时，鉴频鉴相器中触发电荷泵进行放电的第四D触发器DFF4的D端为反馈时钟的反相信号FB_N，且此第四D触发器DFF4的CLK端接入参考时钟经过两个反相器的时钟REF_P，通过这样的连接方式可以得到只有当CLK_FB与CLK_REF的相位差在(2kπ,(2k+1)π)内时，第四D触发器DFF4才会触发高电平打开第二传输门TG2，此时由于第二D触发器DFF2的D端为REF_N，CLK端为FB_P，因此第二D触发器DFF2在CLK端上升沿触发时Q端仍输出0，不会打开第一传输门TG1，因此CLK_FB与CLK_REF的相位差在(2kπ,(2k+1)π)内时，鉴频鉴相器将控制电荷泵进行放电。

在延迟锁相环所要求的鉴相范围(π,3π)内，在相位差在(π,2π)内，鉴频鉴相器将控制CP进行充电增加VCDL延迟，在相位差在(2π,3π)内，鉴频鉴相器将控制CP进行放电减小VCDL延迟。

通过延时第一反相器Delay1、第二反相器Delay2，使得鉴频鉴相器输出两对脉冲相同，使得电荷泵同时打开或关闭，能够消除延迟锁相环锁定后相位差在2π时的鉴相死区。

在上述实例中，第一延迟反相器Delay1作用在于在第一D触发器CLK端上升沿触发产生高电平后，经过延时使得第一延迟反相器Delay1输出RST11由高电平变为低电平，而此低电平又会将第一D触发器DFF1的Reset端置零，从而使得第一D触发器DFF1产生一个高电平脉冲信号，进一步经过第一延迟反相器Delay1后RST11产生一个低电平脉冲信号，第一与门AND1一端与RST11相连，另一端与一使能信号RST相连，鉴频鉴相器开始工作后，RST恒为1，因此第一与门AND1输出RST12将输出一低电平脉冲信号。在延迟锁相环完成锁定后，CLK_FB比CLK_REF延迟一个时钟周期，故此时CLK_FB与CLK_REF上升沿同时触发，进一步的，为了消除延迟锁相环锁定后的鉴频鉴相器鉴相死区，RST12的下降沿将会延迟于FB_P的上升沿，使得第二D触发器DFF2的Q端产生一高电平脉冲。第二延迟反相器Delay2作用在于在第三D触发器DFF3的CLK端上升沿触发产生高电平后，经过延时使得第二延迟反相器Delay2输出RST21由高电平变为低电平，而此低电平又会将第三D触发器DFF3的Reset端置零，从而使得第三D触发器DFF3产生一个高电平脉冲信号，进一步经过第二延迟反相器Delay2后RST21产生一个低电平脉冲信号，第二与门AND2一端与RST21相连，另一端与一使能信号RST相连，在鉴频鉴相器开始工作后，RST恒为1，因此第一与门AND1输出RST22将输出一低电平脉冲信号。在延迟锁相环完成锁定后，CLK_FB比CLK_REF延迟一个时钟周期，故此时CLK_FB与CLK_REF上升沿同时触发，进一步的，为了消除延迟锁相环锁定后的鉴频鉴相器鉴相死区，RST22的下降沿将会延迟于REF_P的上升沿，使得第四D触发器DFF4的Q端产生一高电平脉冲。由上述示例分析可以看出延迟反相器的尺寸大小要严格进行选取，太大了会影响鉴相范围，太小了可能无法真正的消除死区。

本发明的用于延迟锁相环的鉴频鉴相器控制电荷泵充放电的工作原理如下：

鉴频鉴相器开始工作后，对于充电模块1，CLK_REF上升沿时，第一D触发器DFF1被置1，经过一个用于延时的反相器后将第一D触发器DFF1复位端Reset置0，第一D触发器DFF1输出0，再经过第一延时反相器Delay1后第一D触发器DFF1复位端Reset置1，使得下次CLK_REF上升时DFF1输出端能再次触发。当第一D触发器DFF1复位端置0时，第二D触发器DFF2复位端同样置0，第二D触发器DFF2复位端UP_RST的下降沿相对于CLK_REF上升沿延时为td1。当CLK_FB比CLK_REF延时△θ在(π,2π)之内时，FB_P的上升沿对准了REF_N的高电平，第二D触发器DFF2输出UP被置1，UP上升沿相对于CLK_FB可记为td2，UP端被置1后被下一周期CLK_REF触发的UP_RST置0信号所置0，形成了一个UP的高电平脉冲，高电平脉冲宽度为(2π+t

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。