一种时钟网络结构、一种时钟信号传递方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种时钟网络结构和基于所述时钟网络结构的一种时钟信号传递方法。

背景技术

在数字集成电路设计中，时钟作为信号的基准对电路系统的功能和性能起到了关键性的作用。时钟信号的载体是时钟树，时钟树是描述时钟信号的传播网络，时钟信号通过时钟树从时钟源分级传输到时序器件的时钟接受端。

时钟网络对布局布线和功耗资源有着很大的占有率，并且是芯片中翻转频率最高的电路之一。随着数字集成电路规模的不断扩大，集成电路生产工艺的不断进步，对时钟频率的要求越来越高，时钟网络的结构越来越复杂，时钟网络的规模增大导致时钟信号翻转时会吸取更大的电流，时钟频率越高，信号转换时间越小，更容易造成电源网络上的噪声。

发明内容

本发明针对现有技术中的缺点，提供了一种时钟网络结构和基于所述时钟网络结构的一种时钟信号传递方法，通过分频电路降低时钟树工作的时钟频率，从而有效降低时钟树的功耗，再利用倍频电路令时钟树输出的输出信号还原，保证所在芯片的正常工作。

为了解决上述技术问题，本发明通过下述技术方案得以解决：

一种时钟网络结构，包括分频电路、时钟树和若干个倍频电路，其中时钟树分别与分频电路和各倍频电路相连；

所述分频电路，用于接收来自时钟源的初始时钟信号，并对所述初始时钟信号进行分频，将所得分频信号发送至时钟树；

所述倍频电路，用于接收时钟树输出的输出信号，并对所述输出信号进行倍频，输出倍频信号，所述倍频信号与所述初始时钟信号的频率一致。

所述时钟树通过倍频电路向其驱动的寄存器及组合逻辑传输时钟信号，由于倍频信号与初始时钟信号的时钟频率相同，从而保证所在芯片能够正常工作。

由于时钟树的功耗在整个芯片的功耗中占比较大，本申请通过降低时钟树工作的时钟频率，从而达到降低功耗的目的。

作为一种可实施方式：

还包括时钟选择电路；

所述时钟源包括测试时钟和功能时钟；

所述时钟选择电路分别与测试时钟、功能时钟和分频电路相连；

所述分频电路通过所述时钟选择电路获取来自所述测试时钟或所述功能时钟的初始时钟信号。

本申请通过对时钟选择电路的设计，使得本申请所提出的时钟网络结构可适用于可测试性芯片。

作为一种可实施方式：

所述分频电路为二分频电路，所述倍频电路为二倍频电路。

当分频倍数小于2时，无法有效降低时钟树工作的时钟频率，无法达到降低功耗的效果，当分频倍数大于2时，对应的倍频电路较为复杂，成本较高且不适用于数字集成电路。

作为一种可实施方式：

所述二倍频电路包括第一脉冲产生电路、第二脉冲产生电路和脉冲整合电路，其中第一脉冲产生电路分别与脉冲整合电路和时钟树相连，第二脉冲产生电路分别与所述脉冲整合电路和所述时钟树相连；

所述第一脉冲产生电路，用于生成具有延时的第一脉冲信号，所述第一脉冲信号与输出信号的上升沿相对应；

所述第二脉冲产生电路，用于生成具有延时的第二脉冲信号，所述第二脉冲信号与所述输出信号的下降沿相对应；

上述第一脉冲信号和第二脉冲信号的延时相同；

所述脉冲整合电路，用于整合所述第一脉冲信号和所述第二脉冲信号，获得相应的倍频信号。

上述二倍频电路为数字电路，与现有利用模拟电路实现倍频的倍频电路相比结构简单，体积小，可集成于芯片内。

作为一种可实施方式：

所述第一脉冲产生电路包括第一反相器、第一与门和缓冲电路；

所述第一反相器的输入端通过缓冲电路与时钟树相连；

所述第一与门的第一输入端与所述第一反相器的输出端相连，第二输入端与所述第一反相器的输入端相连，输出端与所述脉冲整合电路相连。

上述第一与门为二输入与门，本申请可根据实际需要自行调整第一反相器的延时时长，从而控制第一脉冲信号的脉冲宽度。

作为一种可实施方式：

第二脉冲产生电路包括第二反相器、第二与门和反相缓冲电路，所述反相缓冲电路与所述缓冲电路的延时相等；

所述第二反相器的输入端通过反相缓冲电路与时钟树相连；

所述第二与门的第一输入端与所述第二反相器的输出端相连，第二输入端与所述第二反相器的输入端相连，输出端与脉冲整合电路相连。

上述第二与门亦为二输入与门，第一反相器和第二反相器的延时时长一致。

作为一种可实施方式：

所述缓冲电路包括若干个依次串联的缓冲器；

所述反相缓冲电路包括奇数个依次串联的反相器。

由于第二脉冲产生电路中第二与门的第一输入端所输入的信号需要进行偶数次的反相，第二输入端所输入的信号需要进行奇数次的反相，而在反相过程中将会附加延时，故需要设计缓冲电路和反相缓冲电路使第一脉冲信号和第二脉冲信号的延时相同。

作为一种可实施方式：

脉冲整合电路为二输入或门。

本发明还提出一种时钟信号传递方法，采用上述任意一项所述的时钟网络结构，包括以下步骤：

分频电路接收来自时钟源的初始时钟信号，并对所述初始时钟信号进行分频，将所生成的分频信号传输至时钟树；

时钟树接收所述分频信号，并向各倍频电路输出相应的输出信号；

倍频电路对所接收的输出信号进行倍频处理，获得相应的倍频信号并输出，所述倍频信号与所述初始时钟信号的时钟频率相等。

作为一种可实施方式：

所述时钟源包括测试时钟和功能时钟；

时钟选择电路采集用户的操作数据，基于所述操作数据将测试时钟或功能时钟所产生的时钟信号作为初始时钟信号，并将所述初始时钟信号发送至分频电路。

本发明由于采用了以上技术方案，具有显著的技术效果：

现今时钟树和该时钟树所驱动的寄存器及组合逻辑的时钟频率同频，时钟树的功耗在整个芯片的功耗中具有较大占比，本发明通过在时钟树根部添加一个分频电路，降低时钟树的时钟源头的时钟频率，从而实现将整个时钟树工作的时钟频率减半；然后再通过在时钟树分枝末端添加倍频电路，从而还原时钟频率，使到达寄存器及逻辑组合的时钟频率与时钟源产生的时钟频率相同，保证本发明中时钟网络结构所在的芯片正常工作。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一种时钟网络结构的模块连接示意图；

图2是本发明二倍频电路的电路示意图；

图3是图2中第一脉冲产生电路生成第一脉冲信号的原理示意图；

图4是图2中第二脉冲产生电路生成第二脉冲信号的原理示意图；

图5是图2中脉冲整合电路整合获得倍频信号的原理示意图；

图6是实施例2中时钟网络结构的结构示意图。

具体实施方式

下面结合实施例对本发明做进一步的详细说明，以下实施例是对本发明的解释而本发明并不局限于以下实施例。

实施例1、一种时钟网络结构，分别与时钟源和时序器件相连，时钟源所产生的时钟信号通过所述时钟网络结果从传输至各时序器件，如图1所示，时钟网络结构包括分频电路100、时钟树200和若干个倍频电路300，其中时钟树200分别与分频电路100和各倍频电路300相连；

所述分频电路100，用于接收来自时钟源的初始时钟信号，并对所述初始时钟信号进行分频，将所得分频信号发送至时钟树200；

所述倍频电路300，用于接收时钟树200输出的输出信号，并对所述输出信号进行倍频，输出倍频信号，所述倍频信号用于驱动寄存器及组合逻辑(即，时序器件)，所述倍频信号与所述初始时钟信号的频率一致。

现今时钟树200和该时钟树200所驱动的寄存器及组合逻辑的时钟频率同频，本实施例通过在时钟树200根部添加一个分频电路100，降低时钟树200的时钟源头的时钟频率，从而实现将整个时钟树200工作的时钟频率减半。然后再通过在时钟树200分枝末端添加倍频电路300，从而还原时钟频率，使到达寄存器及逻辑组合的时钟频率与时钟源产生的时钟频率相同，保证本实施例中时钟网络结构所在的芯片正常工作。

由上可知，本实施例通过对分频电路100和倍频电路300的设计，能够在保证时钟网络结构所在的芯片正常工作的前提下，降低时钟树200上的时钟频率以降低时钟树200的功耗，从而大幅度降低对应芯片的功耗。

本领域技术人员可根据实际需要自行选用合适倍数的分频电路100及倍频电路300，所述倍数的取值为2，倍数小于2时，分频效果不佳，无法达到降低功耗的目的，倍数大于2时，对应分频电路100及倍频电路300较为复杂，不适用于集成电路领域。

本实施例中采用二分频电路100和二倍频电路300，此方案为最优方案。

由于现有倍频电路300往往为模拟电路，其结构复杂，体积较大，在在数字集成电路难以实现，故本实施例中对所述二倍频电路300做进一步改进：

所述二倍频电路300包括第一脉冲产生电路、第二脉冲产生电路和脉冲整合电路330，其中第一脉冲产生电路分别与脉冲整合电路330和时钟树200相连，第二脉冲产生电路分别与所述脉冲整合电路330和所述时钟树200相连；

所述第一脉冲产生电路，用于生成具有延时的第一脉冲信号，所述第一脉冲信号与输出信号的上升沿相对应；

所述第二脉冲产生电路，用于生成具有延时的第二脉冲信号，所述第二脉冲信号与所述输出信号的下降沿相对应；

上述第一脉冲信号和第二脉冲信号的延时相同；

所述脉冲整合电路330，用于整合所述第一脉冲信号和所述第二脉冲信号，获得相应的倍频信号。

本实施例中第一脉冲产生电路通过检测输出信号的上升沿，基于检测结果生成相对应的高电平脉冲，第二脉冲产生电路通过检测输出信号的下降沿，基于检测结果生成相对应的高电平脉冲，本领域技术人员可根据实际需要自行设定所述高电平脉冲的宽度。

参照图2，上述第一脉冲产生电路包括第一反相器312、第一与门313和缓冲电路311，其中第一与门313采用二输入与门；

所述第一反相器312的输入端通过缓冲电路311与时钟树200相连；

所述第一与门313的第一输入端(即，A端)与所述第一反相器312的输出端相连，第二输入端(即，B端)与所述第一反相器312的输入端相连，输出端(即，Z端)与所述脉冲整合电路330相连。

上述缓冲电路311用于调整第一脉冲信号的延时，使其与第二脉冲信号的延时保持一致，本实施例中缓冲电路311包括m个串联的缓冲器，m为正整数，本领域技术人员可根据实际需要自行设定每个缓冲器的延时时长以及缓冲器的数量。

第一与门313的A端所接收的信号为输出信号经过缓冲电路311和第一反相器312后反相的信号，且其附加缓冲电路311与第一反相器312的延时；

第一与门313的B端所接收的信号为输出信号经过缓冲电路311后的信号，该信号仅附加缓冲电路311的延时；

输出信号、第一与门313的A端与B端所接收的信号、及第一与门313Z端输出的第一脉冲信号的波形如图3所示，参照图3可知，当第一与门313的A端与B端所接收的信号均为高电平时输出高电平，由于第一与门313的A端输入的信号额外附加第一反相器312的延时时长，故第一与门313的Z端将在输出信号为上升沿之后，输出一个附加基于反相器延时的高电平脉冲，即，第一脉冲信号，且所述第一脉冲信号的脉冲宽度由第一反相器312的延时所决定，本领域技术人员可根据实际情况自行调整第一反相器312的延时。

参照图2，上述第二脉冲产生电路包括第二反相器322、第二与门323和反相缓冲电路321，所述反相缓冲电路321与所述缓冲电路311的延时相等，所述第二与门323亦采用二输入与门；

所述第二反相器322的输入端通过反相缓冲电路321与时钟树200相连；

所述第二与门323的第一输入端(即，A端)与所述第二反相器322的输出端相连，第二输入端(即，B端)与所述第二反相器322的输入端相连，输出端(即，Z端)与脉冲整合电路330相连。

上述反相缓冲电路321用于令输出信号反相且延迟，本实施例令反相缓冲电路321与上述缓冲电路311的延时相等，使第二脉冲信号与第一脉冲信号相整合后能够准确地实现脉冲频率加倍。

本实施例中反相缓冲电路321包括n个串联的反相器，n为正整数且其为奇数，本领域技术人员可根据实际需要自行设定每个反相器的延时时长以及反相器的数量。

第二与门323的A端所接收的信号为输出信号经过反相缓冲电路321和第二反相器322后的信号，该信号附加反相缓冲电路321与第二反相器322的延时，此处第二反相器322用于恢复反相缓冲电路321反相后的信号；

第二与门323的B端所接收的信号为输出信号经过反相缓冲电路321后反相的信号，该信号仅附加反相缓冲电路321的延时；

输出信号、第二与门323的A端与B端所接收的信号、及第二与门323Z端输出的第二脉冲信号的波形如图4所示，参照图4可知，当第二与门323的A端与B端所接收的信号均为高电平时输出高电平，由于第二与门323的A端输入的信号额外附加第二反相器322的延时时长，故第二与门323的Z端将在输出信号为下降沿之后，输出一个附加基于反相器延时的高电平脉冲，即，第二脉冲信号，同第一脉冲信号，第二脉冲信号的脉冲宽度由第二反相器322的延时所决定，本实施例中第一反相器312和第二反相器322的延时相等。

本实施例中脉冲整合电路330采用二输入或门，当任意一个输入信号为高电平时，输出高电平。

参照图2和图5，所述二输入或门的第一输入端(即，A端)输入第一脉冲信号，第二输入端(即，B端)输入第二脉冲信号，输出端(即，Z端)输出倍频信号。

综上，本实施例利用反相器、反相器及门电路构建的数字电路实现时钟频率的倍频，与现有基于模拟电路实现倍频的倍频器相比，结构简单，适用于数字集成领域。

基于本实施例所提供的时钟网络结构所进行的时钟传递方法包括以下步骤：

S110、外部的时钟源产生时钟信号，将该时钟信号作为初始时钟信号；

S120、由分频电路100接收所述初始时钟信号，并对所述初始时钟信号进行分频，将所生成的分频信号传输至时钟树200。

S130、时钟树200接收所述分频信号，并向各倍频电路300输出相应的输出信号；

时钟树200具有一输入端和若干个输出端，输出端与倍频电路300一一对应，由所述输入端输入分频信号，由所述输出端向相应的倍频电路300输出由时钟树200分级传输后的输出信号。

分频电路100将所述初始时钟信号的时钟频率减半，此时整个时钟树200基于分频信号进行工作，由于分频信号的时钟频率较低，从而大幅度减低时钟树200的功耗；

S130、倍频电路300对所接收的输出信号进行倍频处理，获得相应的倍频信号并输出，所述倍频信号与所述初始时钟信号的时钟频率相等。

本实施例中时钟树200通过倍频电路300驱动外部的时序器件，如，驱动外部的寄存器。

由于输出信号通过倍频电路300还原时钟频率后再到达相应的时序器件处，从而使所在芯片除了时钟树200部分，其他逻辑都在时钟源所产生的时钟频率下工作，时钟树200的功耗在整个芯片功耗中占比较大，故本实施例通过对时钟网络结构的设计，能够在保证芯片正常工作的前提下有效降低芯片的功耗。

实施例2、与实施例1的基础上增加时钟选择电路400，其余均等同于实施例1；

时钟源通过时钟选择电路400与分频电路100相连，本实施例中时钟源包括测试时钟和功能时钟，即，所述时钟选择电路400分别与测试时钟、功能时钟和分频电路100相连；

如图6所示，所述分频电路100通过所述时钟选择电路400获取来自所述测试时钟或所述功能时钟的初始时钟信号。

本实施例通过对时钟选择电路400的设计，使本实施例所提供的时钟网络结构可用于可测试性芯片；由时钟选择电路400采集用户的操作数据，基于所述操作数据将测试时钟或功能时钟所产生的时钟信号作为初始时钟信号，并将所述初始时钟信号发送至分频电路100。

具体如下：

当芯片正常工作时，令功能时钟所产生的时钟信号作为初始时钟信号通过时钟选择电路400输出，进入分频电路100。

同实施例1所述，功能时钟所产生的时钟信号通过分频电路100转换成了频率较低的分频信号，以降低时钟树200的功耗，再由倍频电路300对时钟树200输出的输出信号的频率进行加倍，并将所得倍频信号传输给该时钟树200网络驱动的寄存器及组合逻辑，保证数据与功能时钟的频率一致，确保芯片的正常工作。

当芯片需要进行测试时，令测试时钟产生的时钟信号作为初始时钟信号通过时钟选择模块输出，进入分频电路100。

同上述芯片正常工作的时钟传递方法，此测试时钟所产生的时钟信号会转换成了频率较低的分频信号，从而减低测试时钟树200的功耗。在通过倍频电路300对输出信号进行还原，从而满足测试向量与测试时钟频率同步，不对正常的ATE测试造成影响。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

需要说明的是：

说明书中提到的“一个实施例”或“实施例”意指结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，说明书通篇各个地方出现的短语“一个实施例”或“实施例”并不一定均指同一个实施例。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

此外，需要说明的是，本说明书中所描述的具体实施例，其电路模块所取名称等可以不同。凡依本发明专利构思所述的构造、特征及原理所做的等效或简单变化，均包括于本发明专利的保护范围内。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本发明的结构或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。