使用一个或更多个神经网络的多级图像重建

本申请与2018年9月13日提交的标题为“多级图像重建”的美国临时申请No.62/731,082相关，并要求其优先权，该美国临时申请还与2018年7月18日提交的标题为“用于图像推理的虚拟化计算平台”的美国临时申请No.62/700,071相关，并与2018年8月22日提交的标题为“用于图像重建的算法加权系统”的美国临时申请No.62/721,517相关，出于所有意图和目的，将每个申请的主题的全部内容通过引用并入本文。

技术领域

至少一个实施例涉及用于重建图像的处理资源。在至少一个实施例中，至少一个实施例涉及根据本文描述的各种新颖技术使用具有多个图形处理单元(GPU)的架构来确定压缩空间中的最佳参数，并且涉及使用最佳参数来重建图像。

背景技术

断层扫描系统包括将X射线穿过组织或对象投射到检测器的源。此类系统当在医学应用中使用时，要求患者留在系统内并长时间承受辐射，直到正确收集和处理来自检测器的数据为止。例如，该数据随后被用于重建包括组织内特征的图像。使用数据进行重建，图像的清晰度取决于对数据的有效处理，诸如通过维护尽可能多的数据以及数据特征之间的关系。处理数据和重建图像需要大量的计算、资源投入和时间。

附图说明

将参考附图描述根据本公开的各个实施例，其中：

图1是根据至少一个实施例的示例断层扫描系统的框图，所述断层扫描系统使用用于医学应用的多个图形处理单元(GPU)结合所述多级重建；

图2是在断层扫描过程中遵循的某些步骤的特征图，所述断层扫描过程经受至少一个实施例中描述的处理步骤；

图3是根据至少一个实施例的在断层扫描过程中使用多个GPU来重建图像的示例多级重建的特征图；

图4是示出了根据至少一个实施例的在用于使用多个GPU来重建图像的多级断层扫描过程的每一级中的示例计算特征的特征图；

图5是根据至少一个实施例的可用于图像的多级断层扫描重建的步骤的过程流；

图6A示出了示例数据中心，其中可以使用来自图1-5的至少一个实施例；

图6B、图6C示出了根据各个实施例的用于实现(enable)和/或支持多级图像重建的推理和/或训练逻辑，诸如在图6A和本公开的至少一个实施例中使用的推理和/或训练逻辑；

图7A是示出了根据至少一个实施例的示例性计算机系统的框图，该示例性计算机系统可以是具有互连设备和组件的系统、片上系统(SOC)或与处理器一起形成的其某种组合，所述处理器可以包括执行单元，用于执行指令以支持和/或实现本文所述的多级图像重建；

图7B是示出了根据至少一个实施例的用于利用处理器来支持和/或实现本文所述的多级图像重建的电子设备的框图；

图7C示出了根据至少一个实施例的用于利用处理器来支持和/或实现本文所述的多级图像重建的电子设备的框图；

图8示出了根据至少一个实施例的另一示例性计算机系统，所述示例性计算机系统用于实现贯穿本公开所述的用于多级图像重建的各种过程和方法；

图9A示出了根据本公开的至少一个实施例的示例性架构，其中GPU通过高速链路通信地耦合到多核处理器，以实现和/或支持多级图像重建；

图9B示出了根据一个示例性实施例的在多核处理器和图形加速模块之间的互连的附加细节；

图9C示出了根据本公开的至少一个实施例的另一示例性实施例，其中加速器集成电路被集成在处理器内，以用于实现和/或支持多级图像重建；

图9D示出了根据本公开的至少一个实施例的用于实现和/或支持多级图像重建的示例性加速器集成片990；

图9E示出了根据本公开的至少一个实施例的用于实现和/或支持多级图像重建的共享模型的一个示例性实施例的附加细节；

图9E示出了根据本公开的至少一个实施例的统一存储器的一个示例性实施例的附加细节，所述统一存储器可通过用于访问物理处理器存储器和GPU存储器的公共虚拟存储器地址空间来寻址，以实现和/或支持多级图像重建；

图10A示出了根据本文所述的实施例的用于多级图像重建的示例性集成电路和相关联的图形处理器；

图10B-10C示出了根据至少一个实施例的用于支持和/或实现多级图像重建的示例性集成电路和相关联的图形处理器；

图10D-10E示出了根据至少一个实施例的用于支持和/或实现多级图像重建的附加示例性图形处理器逻辑；

图11A是示出了根据至少一个实施例的用于支持和/或实现多级图像重建的计算系统的框图；

图11B示出了根据至少一个实施例的用于支持和/或实现多级图像重建的并行处理器；

图11C是根据至少一个实施例的分区单元的框图；

图11D示出了根据至少一个实施例的用于多级图像重建的图形多处理器；

图12A示出了根据至少一个实施例的多GPU计算系统；

图12B是根据至少一个实施例的图形处理器的框图；

图13是示出了根据至少一个实施例的用于处理器的微架构的框图，所述处理器可以包括用于执行指令的逻辑电路；

图14示出了根据至少一个实施例的深度学习应用处理器；

图15示出了根据至少一个实施例的神经形态处理器的框图；

图16A是根据至少一个实施例的处理系统的框图；

图16B是根据至少一个实施例的具有一个或更多个处理器核心、集成存储器控制器和集成图形处理器的处理器的框图；

图16C是根据至少一个实施例的图形处理器核心的硬件逻辑的框图；

图16D-16E示出了根据至少一个实施例的线程执行逻辑，其包括图形处理器核心的处理元件的阵列。

图17A示出了根据至少一个实施例的并行处理单元；

图17B示出了根据至少一个实施例的通用处理集群；

图17C示出了根据至少一个实施例的并行处理单元的存储器分区单元；以及

图17D示出了根据至少一个实施例的流式多处理器。

具体实施方式

从源(诸如X射线源)提供辐射，并使用一个或更多个检测器从通过组织或对象的辐射的投影获得数据。检测器可以包括检测器阵列，并且除非另有说明，否则可以将对检测器的引用视为对检测器阵列的引用。通过移动源和检测器，或针对不同的源角度使用多个检测器，可以在不同角度获得数据。运动是围绕医学应用中的受试者或围绕对象的。例如，运动可以在受试者或对象的感兴趣区域(ROI)处。来自在其周围发生移动的每个横向位置处的不同角度的数据被组合起来，并表示数据的切片。当被组合时，数据可以表示为具有宽度、高度和深度的图像体(image volume)。可以应用变换过程来找到图像体的像素值，例如，在切片的数据的每个交点处以切片中包含的不同角度。在至少一个实施例中，像素值可以是对于源和检测器的横向位置在不同角度位置处的像素的光强度。当被完成后，变换过程会生成表示跨角度数据的反投影(backprojection)的图像，并且还可包含横向特征。

此外，与作为非迭代重建的反投影不同，迭代重建也可用于重建图像。在迭代重建中，可以将由检测器获得的数据与最初使用相同的源为组织(或组织的基础特征)而建立的模拟数据进行比较，并假设用于将辐射穿过组织传递到检测器的参数。可以将投影数据与模拟数据之间的差异视为反馈到模拟数据的误差，以要求在每个像素或像素块处的两种类型的数据之间进行收敛。由于这是一个迭代过程，收敛差异后的结果是采用组织或对象的基础(underlying)特征重建的图像。与非迭代重建相比，迭代重建显示出具有更低的噪声(例如，信噪比(SNR)和对比噪声比(CNR))，诸如反投影或其变体。

用于迭代的计算是复杂、耗时且处理器密集的。此外，至少在医学应用中，可能需要患者忍受长时间的辐射。本公开使用多GPU或多处理器架构来确定图像重建过程的最佳初始化，并减少收敛数据集所需的迭代次数。根据本公开的至少一个实施例，在迭代过程中使用多个压缩级别。最佳初始化是本公开迭代过程的目标。最佳初始化可确保模拟数据最初与从检测器获得的数据尽可能接近。

在至少一个实施例中，通过迭代地测试表示最高压缩级别的数据切片来获得模拟数据。反过来，最高压缩级别则拥有最少的数据量，但表示数据集中的重要特征。然后，在迭代测试期间，在多个GPU或处理器的每一个中使用不同的参数和算法，可以选择至少一个参数和至少一个算法来实现数据切片的收敛。在至少一个实施例中，基于任意值的模拟数据在每个迭代周期之后，部分地基于任意值与数据切片中的测量值的差来迭代地调整。所得到的调整后的模拟数据是一图像体，该图像体可以在后续压缩级别中用作初始化器图像(initializer image)。由于在这种情况下压缩级别是压缩程度最高的，因此要实现收敛的数据点较少。用于最高压缩级别的参数和算法可以用于数据中具有较低压缩数据点的后续级别。在一个实例中，该过程表示一神经网络应用程序，神经网络应用程序用于学习参数和适用于不同压缩级别的算法。在至少一个实施例中，每个压缩级别可以被视为与神经网络相关联的隐藏层。，来自每个压缩级别的上采样输出作为初始化器图像被馈送到后续算法中表示例如神经网络中的前馈传播。

由于较低压缩级别的数据是较高压缩级别数据的一个版本，随着信息的增多，参数和算法有望在较低压缩级别和后续压缩级别上实现收敛。当完成后，由于调整了模拟数据，因此减少了在每个后续级别收敛模拟数据与投影数据之间的误差或差异的迭代次数。因此，最佳初始化可以由一个或更多个所选算法来表示，所选算法具有所选参数和初始化器图像，初始化器图像在第一(最高)压缩级别中生成，并用作较低压缩级别的各个迭代过程中后续初始化器图像的基础。

这样，根据本文的至少一个实施例，公开了一种用于图像重建的系统和计算机实现的方法。如本公开全文描述的，从通过组织的辐射获得数据。通过至少将数据中的数据点分布(例如，分配、组织和选择)到数据的子集，来建立用于数据的压缩级别。子集可以表示数据的切片，其例如可以在组织的特定横截面或横向位置的不同角度处获得。此外，子集包括表示来自数据内的各个数据项的数据点。压缩级别包括在数据子集中增加数据点的数量。在至少一个实施例中，第一压缩级别相对于第二或后续压缩级别可以是最高的压缩级别。因此，第一压缩级别以及数据子集中的第一子集具有最少数量的数据点。这可以通过选择性地收集数据来实现，从而形成检测器阵列一部分并且完全作为断层扫描系统的单个检测器起作用的备用检测器提供数据的第一子集。替代地，将数据的一部分分配给数据的第一子集。以这种数据收集方式，例如，可以减少在每个数据切片中收集的数据点。这样，第一压缩级别具有较少的数据，但是也具有最相关的数据，该最相关的数据主要表示在断层扫描过程的辐射阶段期间收集的数据的一个或更多个切片(或一个或更多个子集)。

建立用于第一压缩级别的至少一个重建参数和重建算法。由于第一压缩级别表示数据的最高压缩级别，因此它还表示数据的较小子集，该数据的较小子集可以使用来自模拟数据集的模拟数据在迭代过程中收敛。在至少一个实施例中，可以通过使用来自第一压缩级别的数据子集测试一个或更多个迭代或非迭代算法来确定用于重建的算法。可以使用多GPU架构中的多个GPU来并行执行测试。当使用可用算法之一在测试之一中实现收敛时，会记录(note)用于引起收敛的数据子集中的数据点数量。对于非迭代算法，在滤波以去除模糊和其他噪声之后得到的图像体可用于确定是否可以使用非迭代算法和所应用的滤波来建立重建算法和至少一个重建参数。由于该数量可以是测试数量，因此例如，可以对数量进行外推或上采样，以用于整个数据子集。数据的第一子集中的数据点的数量可以被视为用于数据的表示第一压缩级别和后续压缩级别的第一子集和后续子集的最佳数量。然后，数据点的数量表示针对组织的基础特征的图像的重建阶段所建立的重建参数。用于以最佳数量的数据点实现收敛的算法被视为重建阶段的重建算法。

替代地，诸如FBP之类的非迭代算法可以被用作重建算法而不是迭代算法。在非迭代算法的情况下，使用特定的滤波器来防止模糊可以被认为是适用的重建参数。重建算法和重建参数用于表示第一压缩级别的数据的整个子集。第一图像体可以在每个迭代中生成，也可以在与每个压缩级别相关联的步骤中生成，第一图像体对应于涉及第一压缩级别的迭代或对应于所应用的非迭代算法中的中间图像体。可以确定在迭代期间生成的第一图像体之一满足预定标准。在至少一个实施例中，预定标准可以是一旦实现收敛就生成第一图像体，或者是使用第一数据子集执行FBP之后生成的图像体。该确定使第一图像体胜任(qualify)用于第二压缩级别的第一初始化器图像体。

与第一压缩级别相比，第二压缩级别具有数据中的更高数量的数据点。这样，执行上采样步骤以将第一初始化器图像体上采样到第二压缩级别的要求。在至少一个实施例中，上采样步骤可以插入奇异值(诸如应用零(0))，以填充数组或数据集中的空间，但是也可以使用对来自当前压缩级别的数据集的相邻值进行外推、内插或插值，以获得与后续压缩级别相似数量的数据点。以类似的方式，本公开要求在第二压缩级别之后迭代通过压缩级别中剩余的各个压缩级别。从每个先前级别上采样到后续级别之后，将先前级别的图像体用于该各个级别中的后续级别。此外，使用至少一个重建参数，迭代可以至少针对后续级别开始。这样，被上采样的先前级别的图像体变为用于后续级别的后续初始化器图像体。迭代后生成最终图像体。最终图像体显示了向模拟图像体的收敛性，从而使得能够重建组织的图像。

在多GPU架构中执行的多级重建确保在最高压缩空间中执行核心和计算密集型迭代，并且可以在多GPU架构的多个GPU之间执行。重建参数、重建算法和/或使用多GPU架构在最高压缩空间中建立并确认的第一图像体，可以被存储为最佳输出，以便用于来自后续压缩级别的数据。此外，第一图像体也是表示数据的显著特征的最佳输出。可以重复本文中的多级重建，直到达到原始重建级别(例如，非压缩空间)为止，在该点处，被连续优化的初始化器另外是从中发生图像重建的最佳初始化器。因此，本公开使得能够确定用于图像重建，尤其是用于断层扫描系统的最佳初始化器。当存在多个算法和相关参数时，它们表示在多GPU架构的最高压缩空间中可获得的几种算法的最合适排序和权重。最合适排序和权重(其表示已建立和确认的重建算法和参数)可用于原始重建空间中的最终图像生成。

图1是根据本公开的至少一个实施例的使用用于医学应用的多个图形处理单元(GPU)的结合了多级重建的示例断层扫描系统100的框图。阅读本公开的普通技术人员将认识到本公开的至少一个实施例的应用，其修改或与本文的实施例结合，用于建立用于其他成像技术的类似的多级图像重建。在至少一个实施例中，除了断层扫描之外，能够在压缩空间中对图像进行排序的任何成像系统都可以从本系统和方法中受益。在图1中，受试者106或对象可以被布置成面对辐射源102。特别地，受试者106的感兴趣区域(ROI)106A可以暴露于辐射源102。在至少一个实施例中，辐射源102是产生对ROI的平行光束、锥形光束或扇形光束投射的X射线源。通过移动源102和/或检测器108中的一个或更多个，在横向截面处在受试者106A周围以不同角度捕获或获得与ROI相关的数据。在本公开的至少一个实施例中，检测器108可以是静止的，并且可以形成为检测器阵列，检测器阵列包括多个检测器(或子检测器)，用于在受试者106A周围以辐射源102的不同源角度捕获数据。

如果检测器被配置用于移动，则可以提供一个或更多个系统控制器110以控制源102和检测器108的移动。系统控制器110可以使用到源102的输入信号来控制源102的移动。输入可以包括定时和功率信号。处理模块114可以确定来自源102和检测器108的辐射的角度和功率以及其他要求，并且可以为系统控制器110提供指令，以进行要求移动和调整，从而收集与ROI 106A相关的数据。定时和功率信号也可以被提供给源102，并且还可以被提供给检测器108，从而源和检测器之间的任何相对运动都被同步并适当地实现。检测器108提供来自不同角度的数据以进行处理。在至少一个实施例中，数据是在重建模块112处获得的，并且也可以在处理模块114中获得。然后，可以使用应用于数据中的不同像素值的变换过程来组合数据，例如在重建模块112中具有多个GPU 112A支持的情况下。在至少一个实施例中，可以获取数据并将其存储在数据数组中，从其确定诸如参考标号118所示的切片。例如，该切片是图像体的表示ROI中特征的横截面的部分。在至少一个实施例中，可以直接将数据获取为切片，切片也被配置为数组，但是被标记为表示受试者106的某些横向截面。

在至少一个实施例中，从重建模块112生成重建图像，并经由处理模块114将其提供给输入/输出(I/O)模块116。重建的图像包括内部器官的表示，内部器官的表示作为组织的基础特征并且在躯干106A的横截面视图内(在至少一个实施例中，示例ROI)。该重建图像可以被呈现为从系统100输出的计算机断层扫描(CT)。在至少一个实施例中，尽管示出了二维(2D)表示，但是数据可以支持三维(3D)表示。在至少一个实施例中，来自I/O模块116的图像包括对象的ROI的表示。在至少一个实施例中，为了分析ROI，诸如以测量尺寸、形状或其他这样的方面，可以确定与ROI相对应的图像的一部分，并用于生成初始值，该初始值可以根据来自ROI的特征进行外推(extrapolate)。I/O模块116可以是使用户能够生成和发送对断层扫描系统的请求的任何适当的电子和/或计算设备。在至少一个实施例中，I/O模块116可以包括台式计算机、笔记本计算机、计算机服务器、智能手机、平板电脑、游戏机(便携式或其他方式)、计算机处理器、计算逻辑和机顶盒等。在至少一个实施例中，处理模块114通过任何适当的网络与I/O模块116通信以传送请求或其他数据，例如可以包括因特网、内联网、以太网、蜂窝网络、局域网(LAN)、在节点之间进行直接无线连接的网络等等。

在至少一个实施例中，用户可以指示与对象或受试者的表面相对应的一组点来定义ROI。在至少一个实施例中，来自检测器108的数据可以包括针对对象或受试者指示的极值点。在至少一个实施例中，可以存在用于建立图像或对象的ROI的最顶部的点、最底部的点、最左侧的点和最右侧的点。在至少一个实施例中，如果获得的数据是针对3D图像的，则上述参考点也可以包括最前和最后(或后部和前部等)的点。在至少一个实施例中，可以包括附加点。这些点可以被称为极值点，因为它们指示沿着特定维度针对对象或受试者106的ROI(例如，ROI 106A)所期望的表示的至少极值位置。在至少一个实施例中，上述参考点可以用于确定受试者106或对象的分割。

在至少一个实施例中，各个模块110-114和/或数据存储的指令的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路的内部或外部，诸如模块114中的GPU112A或CPU。在至少一个实施例中，指令和/或代码和/或数据存储可以是高速缓存存储器(或其他片上或片外数据存储，包括处理器的L1、L2或L3高速缓存或系统内存)、动态随机可访问存储器(“DRAM”)、静态随机可访问存储器(“SRAM”)、非易失性存储器(例如闪存)或其他存储的一部分。任何以上引用的存储组件中的指令和/或代码形成非暂时性计算机可读介质，非暂时性计算机可读介质可以与处理器一起使用，以使指令和/或代码执行并完成贯穿本公开描述的过程。在至少一个实施例中，对指令和/或代码和/或数据存储是在处理器的内部还是外部的选择，例如，包括DRAM、SRAM、闪存或某种其他存储类型组成，可以取决于片上与片外的可用存储、正在执行的训练和/或推理函数的延迟要求、在自学习网络的推理和/或训练中使用的数据的批大小或这些因素的某种组合。

图2是在断层扫描过程中遵循的某些步骤200的特征图，该断层扫描过程经受本公开的至少一个实施例中描述的处理步骤。通过ROI的辐射的传输会产生投影数据，在本文中简称为数据202。数据202是从图1中引用的检测器捕获、获取或生成的。数据表示基于组织或对象的吸收、反射或折射后的辐射残留量。数据被示为扫描信息的行，例如，其可以是像素亮度值。例如，这可以表示采样和量化的数据，在本文公开的处理步骤完成之后，可以从该采样和量化的数据重建图像。在至少一个实施例中，以多个数组202的行和/或列表示数据，包括ROI内的特征的表示。每个数组202从横向横截面处的角度表示ROI内特征的一个或更多个视图。一些断层扫描系统以1°的增量获取视图，但也可以使用其他更大的增量。源可以经受参数变化以生成执行断层扫描过程所需的辐射强度。此外，取决于断层扫描过程的要求，源电流(mA)可以是可调整的参数。在至少一个实施例中，可以根据受试者(还有器官，脂肪含量，水分含量等)、对象或所关注的ROI，来调节电压(kV)和源电流(mA)值。在至少一个实施例中，对于x射线源，mA乘以该源的旋转时间可用于确定针对随着源旋转而生成的每个或全部扫描的x射线照片。这样，本公开的一方面是在x射线成像中使用图像的多级重建。对于断层扫描过程，断层扫描图像所需的光子可以理解为与mA值成比例。

此外，来自源的辐射的投影类型是可以在断层扫描过程中调整的另一参数。图1示出了锥形光束投影，但是平行光束投影、轴向源扇形投影和检测器扇形投影也受益于本公开的用于图像重建。在本公开的另一方面，可以应用光束滤波来对穿过ROI的能量分布塑形，但是例如可以在检测器侧使用光束准直仪来减少光束辐射的散射。在至少一个实施例中，每个数据切片包括像素值的逐行逐列扩展，并且可以包括厚度值。在至少一个实施例中，来自投影数据的数据切片可以包括512×512像素和8或16位的厚度(或宽度)。512x512像素分布中的每个数据点与数据点处的厚度的组合表示体素。当源(和/或检测器)围绕ROI移动时，多个检测器配置中的每个检测器都可以获取数据切片或单个数据切片的不同角度。可以在模块204中执行预处理。例如，可以采取若干步骤以将来自检测器的指数值转换为线性值，并且针对来自检测器的多色值进行调整。

可以在模块206中执行滤波反投影(FBP)。FBP是一种示例算法，其可以用于从数组202中找到图像体的切片。如本公开中其他地方所讨论的，还有其他算法可以用来代替FBP。FBP的目标是从数组202中的多个值来确定数据切片(例如切片118)，数据切片对应于以不同角度穿过ROI的不同部分的光线。可以组合包括不同角度的不同切片(来自ROI的不同视图)以提供图像体。在至少一个实施例中，在受试者106的水平位置上，切片118包括横截面的不同视图，横截面是从源102和检测器108彼此相对而受试者106位于它们之间的构造获得的。如本公开中其他地方所指出的，源102和检测器108处于相对运动中，以使得能够在ROI的横截面处360度捕获特征。在至少一个实施例中，可以使用数组202中的数据从不同的视图确定切片。可以通过将沿可用角度的第一角度(第一视图)的单元中的所有像素求和以得到第一角度(第一视图)的一维(1D)值集合，来获得视图的值。然后，可以根据各种算法过程(诸如下面进一步详细说明的)，通过组合一维值来获得切片。在至少一个实施例中，尽管可以使用其他一些计算密集型技术(诸如联立线性方程)，但也可以通过迭代重建技术来形成切片。

在至少一个实施例中，可以通过将预定义切片中的像素(例如，模拟或期望数据)设置为具有起始像素值来应用迭代重建技术。由于从ROI扫描获得的测量值或实际值(与模拟或预期数据不同)没有参考点，因此，迭代重建技术的使用通过以任意值开始，例如，以迭代方式进行调整(如下描述的)，从而得到准确的切片以实现ROI的图像重建，来提供此类参考。例如，起始像素值可以是表示模拟、中性或预期数据的任意值。例如，理论上可以针对特定横截面的切片来确定期望数据。在至少一个实施例中，可以使用组织的已知组件及其对辐射的已知响应来确定切片中的起始像素值。然后，可使用实际或测量数据与预定切片的相应单元的起始像素值进行比较，实际或测量数据包括从数组202预处理的实际值并且该实际值通过沿着一角度对像素值求和而获得(如上所述)。比较可以是统计上的比较，诸如以确定起始像素值与实际值之间的误差或差异，或者是针对全体单元的所有值、各个单元的各个值、全体单元的最大值、全体单元格的最小值或其他统计上显着的值。可以使用该误差或差异来校正起始像素值(或全体单元的所有值)，并使用实际值对每个预定义切片重复该过程，直到误差最小或不存在为止，表示迭代过程的收敛。在迭代过程结束时，将预定义的切片转换为形成图像体的切片，图像体用于重建显示ROI的基础特征的图像。

迭代过程也是计算密集型的。因此，迭代次数越少，断层扫描系统处理接收到的数据和显示从数据重建的图像的速度就越快。为了减少上述过程的迭代次数，如果断层扫描系统能够以预定义切片开始，而预定义切片的起始像素值与实际值相近，则是最合适的选择。结果，误差在开始时很小，并且随着迭代的进行而继续变小，但是需要较少的迭代次数即可生成重建的图像。模块206的FBP过程不同于迭代过程。最初，简单的反投影过程即可从实际值中获取每个视图，实际值从数组202预处理，并由沿着一角度的像素值的总和而获得。沿该角度将实际值调整为奇异值。最终的反投影图像是由反投影视图的总和或组合形成的。FBP是在简单的反投影过程中执行附加特征的过程。在FBP中，首先对每个视图进行过滤，以解决简单反投影过程中可能存在的模糊问题。在至少一个实施例中，每个一维视图与一维滤波器进行卷积以创建滤波后的视图。滤波后的视图在模块206中被反投影，以提供包括切片的图像体208。图像体208用于渲染重建图像210。

由于图像重建是一个耗时的过程，因此适当的初始化器图像体可以帮助迭代过程的快速收敛，适当的初始化器图像体具有尽可能接近实际值的起始像素值。确定适当的初始化器图像体的过程可能具有挑战性。本公开将原始重建空间压缩为几个级别。在具有不同重建参数的多GPU架构上，使用奇异算法或使用不同重建算法在最低压缩级别执行图像体的重建。基于预定的或预定义的标准，从最低压缩级别的重建中选择最佳图像体。上采样所选择的图像体，以用作一个或更多个后续压缩级别的初始化器图像体，后续压缩级别表示较低的压缩级别。在多GPU架构上重复此过程，直到确定原始重建空间的初始化器图像体。可以从针对原始重建空间的初始化器图像体来重建图像。本过程的好处在于，它不会在大部分未压缩的原始重建空间中进行迭代。随着发生在压缩空间中的迭代，然后对迭代进行改进，最低(或第一)压缩级别的初始化器图像体随着其在压缩级别中的增长而改进，直到达到原始(或未压缩)空间为止。这样，本过程使得能够选择合适的算法以及相关的参数，诸如用于找到合适的初始化器图像体的序列和权重。

图3是根据本公开至少一个实施例的用于重建图像的示例性多级断层扫描过程300的特征图。如前，数组302中的数据是从穿过组织的辐射中获得的。在模块304中建立压缩级别。压缩级别包括具有数据的数据点数量不断增加的子集。每个子集可以与具有不同视图的数据切片相关联。在至少一个实施例中，第一压缩级别可以是相对于第二或后续压缩级别的最高压缩级别。这可以通过在受试者的特定横截面处的不同视图周围选择性地收集数据来实现，从而只有形成检测器阵列一部分的备用检测器才提供针对该切片的数据子集。可替代地，即使所有检测器都在收集数据，也使用来自检测器阵列的选定检测器的数据，从而减少了在处理阶段中使用的数据点的数量。例如，这些方法减少了在每个数据切片中收集的数据点。普通技术人员在阅读本公开后还将认识到，可以使用深度学习技术来填充由交替检测器引起的数据空白。该过程和基于该过程的系统，除了由于更快的处理时间而受益之外，还由于降低了数据扫描成本而受益。可以使用任何适当的学习网络来推进深度学习，诸如，深度神经网络(DNN)、递归神经网络(RNN)或卷积神经网络(CNN)。例如，一旦对网络进行了训练并成功进行了评估以识别例如子集或切片中的数据，则训练后的网络便可以提供类似的代表性数据，以与收集的数据一起使用。

在至少一个实施例中，公开了一种计算机实现的方法，用于使用神经网络来重建图像。该方法包括为来自感兴趣区域(ROI)的图像数据建立一个或更多个压缩级别。可以使用图像数据的子集从第一压缩级别生成图像体。一个或更多个神经网络(诸如以上示例性神经网络)可用于生成一个或更多个隐藏层的后续图像体，一个或更多个隐藏层表示一个或更多个压缩级别中的后续级别。从一个或更多个神经网络的最终图像体生成与ROI的基础特征相关联的图像。此外，当确定第一压缩级别的图像体满足预定标准时，例如它作为初始化器图像可以胜任用于一个或更多个神经网络。这可以经由滤波反投影(FBP)来实现，该滤波反投影被应用以确认每个级别(或神经网络层)的图像体的质量。在另一方面，在第一压缩级别(以及后续压缩级别)中的处理可以同时发生，以确定至少一个参数和与用于神经网络的算法。在至少一个实施例中，可以根据至少一个参数并使用形成一个或更多个神经网络的预定算法来同时处理图像数据的子集。在多GPU架构的多个图形处理单元(GPU)中同时执行该处理，以确定参数适用于在第一级压缩中实现约束优化。此后，可以将参数应用于一个或更多个神经网络的至少一个后续级别中。

在至少一个实施例中，在本公开中使用的上采样步骤可以是提供用于处理的可比较数据集的一种方式。可以使用外推、内插或插值来将数据集调整为所需数量的数据点，以便在每个后续处理级别处进行处理。在至少一个实施例中，由于数据可以从备用检测器获得，因此数据可以更平滑，因为数据包括来自相邻像素或像素组的外推、内插或插值数据。与零值(其是上采样可能的情况)相比，外推、内插或插值数据的值可能更接近于测量数据或实际数据中的真实值。除非另有说明，否则本公开可以使用上采样、外推、内插或插值中的任何一种来获得第二和每个后续压缩级别的数据集。

几何建模模块304用于确定断层扫描系统的适当空间和几何特征。图像体由体素形成，体素是跨受试者的一个或更多个横截面的切片的一部分。每个切片被划分为体素矩阵。这样，体素提供数据以使得能够重建包括身体的ROI内的特征的图像。根据受试者和所讨论的ROI，需要为每个ROI使用合适的几何形状。在至少一个实施例中，尺寸约束和器官约束对于定义压缩级别的几何形状可能是有用的，以便根据扫描下器官的几何形状适当地分配数据。此外，可以将在迭代过程中使用的具有任意值的模拟数据调整为包括用于预期器官形状的数据点(例如，被稀疏化)。可以以压缩级别来表示模拟数据，并在迭代过程中对该模拟数据进行调整。此外，体素的大小可能会对几何形状的各个方面产生影响，包括在数据中引起模糊和附加噪声。结果，对于每个切片，建立视野、切片厚度以及像素或体素的数量，以实现具有来自所讨论ROI的特征的图像的期望重建。考虑到这些要求，模块304使能进行几何建模，还可以通过确定预期用于受试者和/或预期用于ROI的压缩级别。在至少一个实施例中，根据需要所讨论的ROI中的扫描的一个或更多个器官，压缩级别可以部分地基于视场、切片厚度以及实现使用本系统和方法的图像重建和迭代过程的收敛所需的像素或体素的数量而改变。

第一压缩级别是最高压缩级别并且具有在来自几何建模模块304的其他压缩级别中最少数量的数据点。当确定将数据组织到压缩级别时，可以指示检测器以某种方式收集数据。例如，模块304可以与图1中讨论的系统控制器是双向的。第一压缩级别也具有最相关的数据，其主要表示在断层扫描过程的辐射阶段收集的数据的一个或更多个切片(或一个或更多个子集)。由于数据包括子集，对最小数量子集的引用可以互换地指代最小数量的数据点。在至少一个实施例中，从数据的子集(在数据中具有最少数量的数据点)来确定第一压缩级别，包括部分地基于如何收集数据以及在数据收集期间活动检测器的配置。在至少一个实施例中，跳过相邻数据组的数据子集可以具有最相关或最有区别的特征，因为数据子集是在较高级别视点确定的，较低级别视点的颜色和亮度之间的边界的微小差异可被忽略。在至少一个实施例中，使用其中检测器阵列中的选定检测器是活动的而不是激活所有检测器的配置，可以导致较少数量的数据点，但是还容纳ROI中最相关和最有区别的特征。

在最佳参数化模块308中，针对第一压缩级别建立至少一个重建参数和重建算法。从最佳参数化模块306向核心重建模块308提供重建参数和重建算法。在至少一个实施例中，可以使用许多可用算法中的一个来测试数据子集的数量(例如，与第一压缩级别相关联的数据子集)。在至少一个实施例中，正则化有序子集期望最大化(OSEM)算法是可用于在实现收敛所需的数据子集中找到最佳数量的数据点的可用的算法。OSEM可以与正则化参数一起使用。确定适当的正则化参数所需的迭代、计算或循环的次数可能过多，但是在第一压缩级别中使用较少数量的数据点，此练习可能更易于管理。当获得两个或更多个这样的正则化参数时，可以将参数和迭代次数应用于后续压缩级别，以在相应的后续压缩级别上收敛数据。当在后续压缩级别中使用两个或更多个此类正则化参数时，并且确定两个或更多个此类正则化参数可受益于创建两个或更多个经修订的正则化参数的修订时，经修订的正则化参数可以与算法一起使用，并且可以在修订后用于后续压缩级别。此外，对于所应用算法的后续压缩级别，也可以使用不同的正则化参数或其他参数来代替先前使用的参数。例如，这可能取决于后续压缩级别是否通过所应用算法的迭代过程导致优化。

其他迭代算法及其相关参数可用于测试多GPU架构的多个GPU中数据子集的数量。GPU具有数千个核心，被设计为处理大量的并行工作负载。在本公开中，在整个本公开中解释的过程的部分在与处理模块实时通信的多个GPU上执行，处理模块(诸如图1的模块114)包括中央处理器(CPU)。可选地，GPU(诸如图1中模块112的GPU 112A)可用于执行本文公开的用于多级图像重建的整个过程。然而，由于GPU具有与CPU不同的性能和成本特征，运行将一部分进程卸载到GPU的服务，可能要求其设计与基于普通CPU的服务不同且有效。在至少一个实施例中，GPU可以能够经由不同的硬件线程并发地处理数千个参数和算法。在至少一个实施例中，使用多GPU架构的多个图形处理单元(GPU)在第一压缩级别中同时进行选择参数和一个或更多个算法的迭代处理，以使用ROI捕获的图像数据的一个或更多个子集来测试不同的参数和不同的算法。当在第一压缩级别中实现约束优化时，包括例如对参数和算法组合之一的迭代处理的收敛，则过程停止，并且参数和算法可用于第一压缩级别的所有数据和后续压缩级别。

数据点的最佳数量是许多其他正则化参数中的一个，正则化参数可以在第一压缩级别中用作重建参数。在至少一个实施例中，可以首先应用测试来确定与第一压缩级别相关联的数据的子集的测试部分的迭代收敛。可以针对模拟或预期数据进行测试，以作为参考。测试的结果是所实现的收敛，该收敛表示算法实现收敛所需的最佳数量的数据点。这样，可以将算法建立为重建算法，并且可以将数据子集的最佳数量建立为用于第一压缩级别的至少一个重建参数。在至少一个实施例中，可以使用与第一压缩级别相关联的整个数据子集来执行上述测试。在迭代过程的至少一个实施例中，在每个迭代周期之后，通过将数据子集的至少一部分与模拟或期望数据进行比较来生成误差，可以将误差应用于模拟或预期数据中的递增或递减值。最终，误差随着迭代周期的增加而变小，直到模拟或预期数据收敛到与第一压缩级别相关联的数据子集为止。

由于第一压缩级别代表数据的最高压缩级别，因此与用于后续压缩级别的数据子集相比，用于第一压缩级别的数据子集包括最少数量的数据点。一旦建立了重建算法和重建参数，就可以将该信息存储在最佳参数化模块306中。核心重建模块308使用所建立的重建算法和所建立的重建参数来处理第一压缩级别的整个数据子集。使用所建立的重建算法和所建立的重建参数，在每次迭代结束时确定用于第一压缩级别的第一图像体。当对与第一压缩级别相关联的数据子集的一部分进行测试时，则使用子集的测试部分实现向模拟或预期数据的收敛的所建立的重建算法被预期为也可以通过外推、内插或上采样实现向整个子集的收敛。一旦实现收敛，就可以确定来自多个第一图像体的第一图像体满足预定标准。一方面，预定标准可以是在实现收敛之后或在收敛时生成第一图像体。在至少一个实施例中，第一图像体是表明收敛的迭代循环的图像体，其表示第一压缩级别中的约束优化。该确定使第一图像体胜任用于第二压缩级别的第一初始化器图像体。第一图像体可以被存储在初始化器模块框310中，以用于后续压缩级别。

第二压缩级别具有比第一压缩级别更高数量的数据点，并且是比第一压缩级别更低的压缩级别。因此，在核心重建模块308中应用上采样步骤以将第一初始化器图像体上采样到第二压缩级别的要求。以类似的方式，本公开要求在第二压缩级别之后，迭代通过剩余的压缩级别中的各个级别。这是在核心重建模块308中执行的，其中初始化器模块310在每个压缩级别中实现收敛之后或在实现收敛时存储初始化器图像310A。从每个先前级别上采样到后续级别之后，将来自先前级别的图像体用于各个级别中的后续级别。此外，使用至少一个重建参数，迭代可以至少针对后续级别开始。这样，被上采样的先前级别的图像体变为用于后续级别的后续初始化器图像体。在迭代之后生成最终图像体312。最终图像体312表现出向模拟图像体的收敛，以使得能够重建组织的基础特征的图像312。

此外，对于给定的一组算法及其相关参数，本公开能够使用表示具有不同数量的数据点的不同数据集的不同压缩级别，来确定哪些参数适合于多个数据集中的各个数据集。此后，可以在某些数据集上仅使用某些参数和某些算法。在断层扫描过程之前，这可能是一个用于确定哪些算法和参数最适合预期器官(例如，相对于其他器官或对象)的扫描的实验过程。

图4是示出了根据本公开的至少一个实施例的在多级断层扫描过程的每一级中的示例计算特征400的特征图，该多级断层扫描过程使用多个GPU来重建图像。可以在捕获数据之前或之后建立压缩级别。压缩级别可以指示如何收集和存储数据以进行处理。在至少一个实施例中，如果检测器阵列被配置为从检测器阵列的交替检测器提供数据，则在压缩级别指示了数据的方式之后，可以捕获数据，如先前所讨论的，从检测器接收的数据被存储在数据数组中。当断层扫描系统被配置为在所有检测器提供数据之后选择性地使用数据数组中的数据时，则在捕获数据后建立压缩级别。在至少一个实施例中，压缩级别部分基于ROI的几何形状。当检测器移动到不同横截面或切片以覆盖ROI时，几何形状可能会发生变化。几何形状也可以根据ROI的不同部分内的器官而改变。在至少一个实施例中，框402A-402N包括针对不同压缩级别而建立的几何形状，不同压缩级别被示为空间级别1(几何形状1)至空间级别N(几何形状N)。

部分地基于几何形状，核心重建首先进行核心重建1402B。核心重建1框402B包括指令，用于对表示从框402A提供的第一压缩级别的数据子集执行第一迭代过程。第一迭代过程使用与为第一压缩级别选择的一个或更多个算法相关联的参数，来生成由标题为重建体1的框402B表示的第一数据集。以与关于图2、4中的方面所讨论的类似方式来选择参数和一个或更多个算法。第一数据集可以是用于第一压缩级别的第一初始化器图像体。如先前所讨论的，经由框408A对第一数据集进行上采样，以使其具有足够的数据以用于切片，其匹配包含在标题为核心重建2的框404B中的第二数据切片的大小。框404B从标题为空间级别2(几何形状2)的框402B接收代表第二压缩级别的第二切片。如前所述，这里可以使用与第一压缩级别相同的参数和算法，因为先前选择该参数和算法是为了能够在最高压缩级别上迭代最重要的特征。可选地，可以通过首先测试来自框402B的数据的第二子集的一部分来使用不同的参数和不同的算法。不同的参数可以与先前用于第一或第二数据子集的参数完全不同，但是也可以是对先前使用的参数的改进(例如，减少迭代次数，在至少一个实施例中)。如本文其他地方所描述的，参数可以是用于实现算法的最佳性能(例如，约束优化)的周期数，或者可以是实现算法的最佳性能所需的最少数量的数据点。因此，改进可以是减少了循环数或减少了为了在后续压缩级别中实现算法的最佳性能在后续压缩级别中所需的数据点的数量。如本公开的其他地方先前所描述的，可以在多个GPU中进行测试，直到在处理第二数据子集的部分的可用算法中的至少一个算法中达到收敛为止。然后，可用算法中的至少一个算法成为用于第二压缩级别的重建算法，以及用于迭代处理来自框402B的整个第二数据子集的至少相关参数。

框406B示出了核心重建2框404B的输出。输出406B是第二数据集，其可以是用于第二压缩级别的第二初始化器图像体。与在框408A的情况一样，对第二初始化器图像体进行上采样，以在关联切片中包括足够的数据，该数据可以用于比第二压缩级别更低的压缩级别。重复该过程，直到框402N用于选择未压缩空间中的几何形状。框404N使用来自先前压缩级别的经由框408N-1上采样的N-1个初始化器图像体来执行核心重建。框406N中的最终图像体N表示用于重建ROI的表示的图像的图像体。

图5是根据本公开的至少一个实施例的可用于图像的多级断层扫描重建的步骤的过程流500。在子过程502中，从通过组织的辐射获得数据。子过程504建立数据的压缩级别。如贯穿本公开所描述的，可以首先建立压缩级别，然后根据子过程502获得数据，从而以最高到最低压缩级别获得数据。这样，可以首先或在建立压缩级别之后获得数据。可以通过将数据分配到数据子集中来建立压缩级别。这样，压缩级别包括增加子集中的数据点的数量。数据的每个子集可以对应于数据切片，该数据切片包括组织的横截面处的不同视图。因此，第一压缩级别可在子集中具有最少数量的数据点。子过程506为第一压缩级别建立重建参数和重建算法。

子过程508执行确定步骤，用于使用重建参数和重建算法来确定第一图像体。子过程510确定多个第一图像体中的第一图像体。该过程可以通过经由子过程512验证第一图像体满足预定标准来完成，以经由子过程514使第一图像体胜任用于第二压缩级别的第一初始化器图像体。在至少一个实施例中，预定标准可以是在迭代完成之后生成第一图像体，并且针对所讨论的压缩级别实现收敛。否则，经由子过程510继续迭代。可替代地，对于压缩级别内的非迭代处理，如果使用FBP过程应用滤波器并且所得到的图像体具有最小的模糊量，则可以经由子过程514将图像体用作用于第二压缩级别的初始化器图像。否则，经由子过程510对图像体进行滤波。子过程516对第一初始化器图像体上采样，以满足第二压缩级别的要求。例如，这可以包括将无关紧要的数据注入到适当大小的数组的单元中，以用于第二级压缩。

子过程518表明了过程500至少迭代地执行子过程508-516。在至少一个实施例中，子过程518在第二压缩级别之后，迭代通过剩余的压缩级别中的各个级别。子过程518使用来自先前级别的图像体作为用于各个级别中的后续级别的后续初始化器图像体，并使用至少一个重建参数。首先将先前级别的图像体上采样为后续初始化器图像体。子过程520在迭代之后生成最终图像体。最终图像体向模拟图像体收敛，并且使得能够重建组织的基础特征的图像。

数据中心

图6A示出了可以使用来自图1-5的至少一个实施例的示例数据中心600。在至少一个实施例中，数据中心600包括数据中心基础设施层610、框架层620、软件层630和应用程序层640。在至少一个实施例中，相对于图1中描述的至少一个实施例，诸如组件110-116中的特征可以在示例数据中心600内部或与示例数据中心600合作执行。在至少一个实施例中，从检测器捕获的图像108可以在处理模块114和重建模块112中进行部分或完全处理，但也可以在数据中心基础结构层610中的一个或更多个组件中进行部分或完全处理。这使得高级计算可以在本地可能(或不需要)本地可用的专用计算环境中高速发生。

在至少一个实施例中，如图6A所示，数据中心基础设施层610可以包括资源协调器612、分组计算资源614和节点计算资源(“节点C.R.”)616(1)-616(N)，其中“N”代表任何完整的正整数。在至少一个实施例中，节点C.R.616(1)-616(N)可以包括但不限于任何数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(FPGA)、图形处理器等)、存储器设备(例如动态只读存储器)、存储设备(例如固态或磁盘驱动器)、网络输入/输出(“NW I/O”)设备、网络交换机、虚拟机(“VM”)、电源模块和冷却模块等。在至少一个实施例中，节点C.R.616(1)-616(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。

在至少一个实施例中，分组的计算资源614可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置的数据中心内的许多机架(也未示出)。分组的计算资源614内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、存储器或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任何数量的电源模块、冷却模块和网络交换机，以任意组合。

在至少一个实施例中，资源协调器612可以配置或以其他方式控制一个或更多个节点C.R.616(1)-616(N)和/或分组的计算资源614。在至少一个实施例中，资源协调器612可以包括用于数据中心600的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器可以包括硬件、软件或其某种组合。

在至少一个实施例中，如图6A所示，框架层620包括作业调度器622、配置管理器624、资源管理器626和分布式文件系统628。在至少一个实施例中，框架层620可以包括支持软件层630的软件632和/或应用程序层640的一个或更多个应用程序642的框架。在至少一个实施例中，软件632或应用程序642可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层620可以是但不限于一种免费和开放源软件网络应用程序框架，例如可以利用分布式文件系统628来进行大范围数据处理(例如“大数据”)的Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器622可以包括Spark驱动器，以促进对数据中心600的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器624可以能够配置不同的层，例如软件层630和包括Spark和用于支持大规模数据处理的分布式文件系统628的框架层620。在至少一个实施例中，资源管理器626能够管理映射到或分配用于支持分布式文件系统628和作业调度器622的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层610上的分组计算资源614。在至少一个实施例中，资源管理器626可以与资源协调器612协调以管理这些映射的或分配的计算资源。

在至少一个实施例中，包括在软件层630中的软件632可以包括由节点C.R.616(1)-616(N)的至少一部分，分组的计算资源614和/或框架层620的分布式文件系统628使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。

在至少一个实施例中，应用程序层640中包括的一个或更多个应用程序642可以包括由节点C.R.616(1)-616(N)的至少一部分、分组计算资源614和/或框架层620的分布式文件系统628使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于任何数量的基因组学应用程序、认知计算和机器学习应用程序，包括训练或推理软件，机器学习框架软件(例如PyTorch、TensorFlow、Caffe等)或其他与一个或更多个实施例结合使用的机器学习应用程序。

在至少一个实施例中，配置管理器624、资源管理器626和资源协调器612中的任何一个可以基于以任何技术上可行的方式获取的任何数量和类型的数据来实现任何数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心600的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。

在至少一个实施例中，数据中心600可以包括工具、服务、软件或其他资源，以根据本文的一个或更多个实施例来训练一个或更多个机器学习模型或者使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，可以通过使用上文关于数据中心600描述的软件和计算资源，根据神经网络架构通过计算权重参数来训练机器学习模型。在至少一个实施例中，通过使用通过本文的一种或更多种训练技术计算出的权重参数，可以使用上面与关于数据中心600所描述的资源，使用对应于一个或更多个神经网络的经训练的机器学习模型来推理或预测信息。如先前所论述，深度学习技术可用于填充由交替的检测器(例如，图1中的检测器108)引起的数据空白，以提供随后在本文公开的一个方面中处理的多级压缩。可以使用任何适当的学习网络和数据中心600的计算功能来推进深度学习。因此，这样，可以使用数据中心中的硬件同时或并发支持深度神经网络(DNN)、递归神经网络(RNN)或卷积神经网络(CNN)。例如，一旦对网络进行了训练并成功进行了评估以识别子集或切片中的数据，则训练后的网络便可以提供类似的代表性数据，以与收集的数据一起使用。

在至少一个实施例中，数据中心600可以使用CPU、专用集成电路(ASIC)、GPU、FPGA或其他硬件来使用上述资源来执行训练和/或推理。此外，上述的一个或更多个软件和/或硬件资源可以配置成一种服务，以允许用户训练或执行信息推理，例如图像识别、语音识别或其他人工智能服务。

推理和训练逻辑

推理和/或训练逻辑615可以用于执行与一个或更多个实施例相关联的推理和/或训练操作。在至少一个实施例中，推理和/或训练逻辑615可以在系统图6A中用于至少部分地基于使用神经网络训练操作\神经网络功能和/或架构或本文的神经网络用例计算出的权重参数来推理或预测操作。在至少一个实施例中，推理和/或训练逻辑615可以包括但不限于硬件逻辑，其中计算资源被专用或以其他方式唯一地连同对应于神经网络内的一层或更多层神经元的权重值或其他信息一起使用。在至少一个实施例中，推理和/或训练逻辑615可以与专用集成电路(ASIC)结合使用，例如来自Google的

在至少一个实施例中，推理和/或训练逻辑615可以与中央处理单元(CPU)硬件、图形处理单元(GPU)硬件或其他硬件(例如现场可编程门阵列(FPGA))结合使用。在至少一个实施例中，推理和/或训练逻辑615包括但不限于代码和/或数据存储模型，其可以用于存储代码(例如图形代码)、权重值和/或其他信息，包括偏置值、梯度信息、动量值和/或其他参数或超参数信息。在至少一个实施例中，每个代码和/或数据存储模块与专用计算资源相关联。在至少一个实施例中，专用计算资源包括计算硬件，计算硬件还包括仅对存储在代码和/或数据存储模块中的信息执行数学功能(例如线性代数函数)的一个或更多个ALU，并且存储从中存储的结果在推理和/或训练逻辑615的激活存储模块中。

图6B、图6C示出了根据至少一个实施例的推理和/或训练逻辑，诸如在图6A和本公开的至少一个实施例中使用的推理和/或训练逻辑。推理和/或训练逻辑615用于执行与至少一个实施例相关联的推理和/或训练操作。下面结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。通过使用算术逻辑单元(ALU)610与计算硬件602、606来区分图6B和图6C的推理和/或训练逻辑615。在至少一个实施例中，计算硬件602和计算硬件606中的每一个包括一个或更多个ALU，ALU仅对分别存储在代码和/或数据存储器601中的信息和代码和/或数据存储器605中的信息执行数学功能(例如线性代数函数)，其结果存储在激活存储器620中。这样，除非另有说明，否则图6B和图6C可以是替代的并且可以互换地使用。

在至少一个实施例中，推理和/或训练逻辑615可以包括但不限于代码和/或数据存储601，以存储在至少一个实施例中被训练为和/或用于推理的神经网络的神经元或层的前向和/或输出权重和/或输入/输出数据和/或其他参数。如在本公开其他地方先前所描述的，这些层可以以一定程度的压缩来使用。在至少一个实施例中，训练逻辑615可以包括包括或耦合到用于存储图形代码或其他软件以控制时序和/或顺序的代码和/或数据存储601，其中权重和/或其他参数信息被加载以配置逻辑，包括整数和/或浮点单元(统称为算术逻辑单元(ALU))。在至少一个实施例中，代码(诸如图代码)基于代码所对应的神经网络的架构将权重或其他参数信息加载到处理器ALU中。在至少一个实施例中，代码和/或数据存储601存储在使用至少一个实施例的方面训练和/或推理期间的输入/输出数据和/或权重参数的前向传播期间结合至少一个实施例训练或使用的神经网络的每个层的权重参数和/或输入/输出数据。在至少一个实施例中，代码和/或数据存储601的任何部分都可以包括在其他片上或片外数据存储内，包括处理器的L1、L2或L3高速缓存或系统内存。

在至少一个实施例中，代码和/或数据存储601的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路的内部或外部。在至少一个实施例中，代码和/或代码和/或数据存储601可以是高速缓存内存、动态随机可寻址内存(“DRAM”)、静态随机可寻址内存(“SRAM”)、非易失性内存(例如闪存)或其他存储。在至少一个实施例中，对代码和/或数据存储601是在处理器的内部还是外部的选择，例如，或者包括DRAM、SRAM、闪存或某种其他存储类型，可以取决于存储片上或片外的可用存储空间，正在执行训练和/或推理功能的延迟要求，在神经网络的推理和/或训练中使用的数据批大小或这些因素的某种组合。

在至少一个实施例中，推理和/或训练逻辑615可以包括但不限于代码和/或数据存储605，以存储与在至少一个实施例方面中被训练为和/或用于推理的神经网络的神经元或层相对应的反向和/或输出权重和/或输入/输出数据神经网络。在至少一个实施例中，在使用至少一个实施例训练和/或推理期间，代码和/或数据存储605存储在输入/输出数据和/或权重参数的反向传播期间结合至少一个实施例训练或使用的神经网络的每个层的权重参数和/或输入/输出数据。在至少一个实施例中，训练逻辑615可以包括或耦合到用于存储图代码或其他软件以控制时序和/或顺序的代码和/或数据存储605，其中权重和/或其他参数信息被加载以配置逻辑，该逻辑包括整数和/或浮点单元(统称为算术逻辑单元(ALU))。

在至少一个实施例中，代码(诸如图代码)基于代码所对应的神经网络的架构将权重或其他参数信息加载到处理器ALU中。在至少一个实施例中，代码和/或数据存储605的任何部分可以与其他片上或片外数据存储一起包括，包括处理器的L1、L2或L3高速缓存或系统内存。在至少一个实施例中，代码和/或数据存储605的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路上的内部或外部。在至少一个实施例中，代码和/或数据存储605可以是高速缓存内存、DRAM、SRAM、非易失性内存(例如闪存)或其他存储。在至少一个实施例中，代码和/或数据存储605是在处理器的内部还是外部的选择，例如，包括DRAM、SRAM、闪存还是其他某种存储类型，取决于可用存储是片上还是片外，正在执行的训练和/或推理功能的延迟要求，在神经网络的推理和/或训练中使用的数据批量大小或这些因素的某种组合。

在至少一个实施例中，代码和/或数据存储601以及代码和/或数据存储605可以是分开的存储结构。在至少一个实施例中，代码和/或数据存储601以及代码和/或数据存储605可以是相同的存储结构。在至少一个实施例中，代码和/或数据存储601以及代码和/或数据存储605可以是部分相同的存储结构和部分分离的存储结构。在至少一个实施例中，代码和/或数据存储601和代码和/或数据存储605的任何部分可以与其他片上或片外数据存储包括在一起，包括处理器的L1、L2或L3高速缓存或系统内存。

在至少一个实施例中，推理和/或训练逻辑615可以包括但不限于一个或更多个算术逻辑单元(“ALU”)610，ALU 610包括整数和/或浮点单位，用于至少部分地基于训练和/或推理代码(例如，图形代码)或由其指示来执行逻辑和/或数学运算，其结果可能会产生(例如，来自神经网络内部的层或神经元的输出值)存储在激活存储620中的激活，其是存储在代码和/或数据存储601和/或代码和/或数据存储605中的输入/输出和/或权重参数数据的函数。在至少一个实施例中，激活响应于执行指令或其他代码，由ALU 610执行的线性代数和/或基于矩阵的数学生成在激活存储620中存储的激活，其中存储在代码和/或数据存储605中和/或代码和/或数据存储601中的权重值用作具有其他值的操作数，例如偏置值、梯度信息、动量值或其他参数或超参数，可以将任何或所有这些存储在代码和/或数据存储605和/或代码和/或数据存储601或其他片上或片外存储中。

在至少一个实施例中，一个或更多个处理器或其他硬件逻辑设备或电路中包括一个或更多个ALU 610，而在另一实施例中，一个或更多个ALU610可以在处理器或其他硬件逻辑设备或使用它们(例如协处理器)的电路外。在至少一个实施例中，可以将一个或更多个ALU 610包括在处理器的执行单元之内，或者以其他方式包括在由处理器的执行单元可访问的ALU组中，该处理器的执行单元可以在同一处理器内或者分布在不同类型的不同处理器之间(例如，中央处理单元、图形处理单元、固定功能单元等)。在至少一个实施例中，代码和/或数据存储601、代码和/或数据存储605以及激活存储620可以在同一处理器或其他硬件逻辑设备或电路上，而在另一实施例中，它们可以在不同的处理器或其他硬件逻辑设备或电路或相同和不同处理器或其他硬件逻辑设备或电路的某种组合中。在至少一个实施例中，激活存储620的任何部分可以与其他片上或片外数据存储包括在一起，包括处理器的L1、L2或L3高速缓存或系统内存。此外，推理和/或训练代码可以与处理器或其他硬件逻辑或电路可访问的其他代码一起存储，并可以使用处理器的提取、解码、调度、执行、退出和/或其他逻辑电路来提取和/或处理。

在至少一个实施例中，激活存储620可以是高速缓存内存、DRAM、SRAM、非易失性内存(例如，闪存)或其他存储。在至少一个实施例中，激活存储620可以完全地或部分地在一个或更多个处理器或其他逻辑电路内部或外部。在至少一个实施例中，可以取决于片上或片外可用的存储，进行训练和/或推理功能的延迟要求，在推理和/或训练神经网络中使用的数据的批量大小或这些因素的某种组合，选择激活存储620是处理器的内部还是外部，例如，或者包含DRAM、SRAM、闪存或其他存储类型。在至少一个实施例中，图6B中所示的推理和/或训练逻辑615可以与专用集成电路(“ASIC”)结合使用，例如来自Google的

在至少一个实施例中，图6C示出了根据至少一个各个实施例的推理和/或训练逻辑615，可以包括但不限于硬件逻辑，其中计算资源被专用或以其他方式唯一地连同对应于神经网络内的一层或更多层神经元的权重值或其他信息一起使用。在至少一个实施例中，图6C中所示的推理和/或训练逻辑615可以与专用集成电路(ASIC)结合使用，例如来自Google的

在至少一个实施例中，代码和/或数据存储601和605以及相应的计算硬件602和606中的每一个分别对应于神经网络的不同层，使得从代码和/或数据存储601和计算硬件602的一个“存储/计算对601/602”得到的激活提供作为代码和/或数据存储605和计算硬件606的下一个“存储/计算对605/606”的输入，以便反映神经网络的概念组织。在至少一个实施例中，每个存储/计算对601/602和605/606可以对应于一个以上的神经网络层。在至少一个实施例中，在推理和/或训练逻辑615中可以包括在存储计算对601/602和605/606之后或与之并行的附加存储/计算对(未示出)。

计算机系统

图7A示出了根据至少一个实施例的示例性计算机系统700A的框图，示例性计算机系统可以可以是具有互连设备和组件的系统、片上系统(SOC)或与处理器形成的某种组合，处理器可以包括执行单元以执行指令以支持和/或启用本文的多级图像重建。在至少一个实施例中，计算机系统700A根据本公开(诸如本文的实施例)可以包括但不限于组件(诸如处理器702)，以使用包括逻辑的执行单元来执行过程数据的算法。在至少一个实施例中，计算机系统700A可以包括处理器，诸如可从加利福尼亚州圣克拉拉的英特尔公司购买的

在至少一个实施例中，示例性计算机系统700A可以结合组件110-116(来自图1)中的一个或更多个以支持用于多级图像重建的处理方面。至少由于这个原因，在一个实施例中，图7A示出了包括互连的硬件设备或“芯片”的系统，而在其他实施例中，图7A可以示出示例性片上系统SoC。在至少一个实施例中，图7A中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，计算机系统700B的一个或更多个组件使用计算快速链路(CXL)互连来互连。推论和/或训练逻辑615用于执行与一个或更多个实施例相关联的推论和/或训练操作，例如，如先前关于图6A-C所讨论的。下面结合图6A-C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在系统图7A中用于至少部分地基于使用神经网络训练操作\神经网络功能和/或架构或本文的神经网络用例计算出的权重参数来推理或预测操作。

实施例可以用在其他设备中，例如手持设备和嵌入式应用程序。手持设备的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用程序可以包括微控制器、数字信号处理器(“DSP”)、片上系统、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。

在至少一个实施例中，计算机系统700A可包括但不限于处理器702，该处理器702可包括但不限于一个或更多个执行单元708，以根据本文描述的技术执行机器学习模型训练和/或推理。在至少一个实施例中，计算机系统700A是单处理器台式机或服务器系统，但是在另一实施例中，计算机系统700A可以是多处理器系统。在至少一个实施例中，处理器702可以包括但不限于复杂指令集计算机(“CISC”)微处理器、精简指令集计算(“RISC”)微处理器、超长指令字(“VLIW”)微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器702可以耦合到处理器总线710，该处理器总线710可以在处理器702与计算机系统700A中的其他组件之间传输数据信号。

在至少一个实施例中，处理器702可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)704。在至少一个实施例中，处理器702可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器702的外部。根据特定的实现和需求，其他实施例也可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件706可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。

在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元708，其也位于处理器702中。在至少一个实施例中，处理器702还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元708可以包括用于处理封装指令集709的逻辑。在至少一个实施例中，通过将封装指令集709包括在通用处理器的指令集中，以及要执行指令的相关电路，可以使用在通用处理器702中的封装数据来执行许多多媒体应用程序使用的操作。在一个或更多个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在处理器的数据总线上传输较小的数据单元来一次执行一个数据元素的一个或更多个操作。

在至少一个实施例中，执行单元708也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统700A可以包括但不限于存储器720。在至少一个实施例中，存储器720可以实现为动态随机存取存储器(“DRAM”)设备、静态随机存取存储器(“SRAM”)设备、闪存设备或其他存储设备。在至少一个实施例中，存储器720可以存储由处理器702可以执行的由数据信号表示的指令719和/或数据721。

在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线710和存储器720。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)716，并且处理器702可以经由处理器总线710与MCH 716通信。在至少一个实施例中，MCH 716可以提供到存储器720的高带宽存储器路径718以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 716可以在处理器702、存储器720和计算机系统700A中的其他组件之间启动数据信号，并且在处理器总线710、存储器720和系统I/O 722之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 716可以通过高带宽存储器路径718耦合到存储器720，并且图形/视频卡712可以通过加速图形端口(Accelerated Graphics Port)(“AGP”)互连714耦合到MCH 716。

在至少一个实施例中，计算机系统700A可以使用系统I/O 722作为专有集线器接口总线来将MCH 716耦合到I/O控制器集线器(“ICH”)730。在至少一个实施例中，ICH 730可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器720、芯片组和处理器702的高速I/O总线。示例可以包括但不限于音频控制器729、固件集线器(“Flash BIOS”)728、无线收发器726、数据存储724、包含用户输入和键盘接口的传统I/O控制器723、串行扩展端口727(例如通用串行总线(USB)端口)和网络控制器734。数据存储724可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。

图7B是示出根据至少一个实施例的用于利用处理器710的电子设备700B的框图，以支持和/或启用此处描述的多级图像重建。在至少一个实施例中，电子设备700B可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。在至少一个实施例中，示例性电子设备700B可以结合组件110-116(来自图1)中的一个或更多个以支持用于多级图像重建的处理方面。

在至少一个实施例中，系统700B可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器710。在至少一个实施例中，处理器710使用总线或接口耦合，诸如I℃总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、通用串行总线(“USB”)(1、2、3版)或通用异步接收器/发送器(“UART”)总线。

在至少一个实施例中，图7B示出了系统，该系统包括互连的硬件设备或“芯片”，而在其他实施例中，图7B可以示出示例性片上系统(“SoC”)。在至少一个实施例中，图7B中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图7B的一个或更多个组件使用计算快速链路(CXL)互连线来互连。

在至少一个实施例中，图7B可以包括显示器724、触摸屏725、触摸板730、近场通信单元(“NFC”)745、传感器集线器740、热传感器746、快速芯片组(“EC”)735、可信平台模块(“TPM”)738、BIOS/固件/闪存(“BIOS，FW Flash”)722、DSP 760、驱动器720(例如固态磁盘(“SSD”)或硬盘驱动器(“HDD”))、无线局域网单元(“WLAN”)750、蓝牙单元752、无线广域网单元(“WWAN”)756、全球定位系统(GPS)单元755、相机(“USB 3.0相机”)754(例如USB 3.0相机)和/或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)715。这些组件可以各自以任何合适的方式实现。

在至少一个实施例中，其他组件可以通过以下的组件通信地耦合到处理器710。在至少一个实施例中，加速度计741、环境光传感器(“ALS”)742、罗盘743和陀螺仪744可以可通信地耦合到传感器集线器740。在至少一个实施例中，热传感器739、风扇737、键盘746和触摸板730可以通信地耦合到EC 735。在至少一个实施例中，扬声器763、耳机764和麦克风(“mic”)765可以通信地耦合到音频单元(“音频编解码器和D类放大器”)762，其又可以通信地耦合到DSP 760。在至少一个实施例中，音频单元764可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)757可以通信地耦合到WWAN单元756。在至少一个实施例中，组件(诸如WLAN单元750和蓝牙单元752以及WWAN单元756)可以被实现为下一代形式因素(NGFF)。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在系统图7B中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文的神经网络用例计算的权重参数来推理或预测操作。

图7C示出了根据至少一个实施例的计算机系统700C，其用于支持和/或实现本文描述的多级图像重建。在至少一个实施例中，计算机系统700C包括但不限于计算机771和USB盘770。在至少一个实施例中，计算机771可以包括但不限于任何数量和类型的处理器(未示出)和存储器(未示出)。在至少一个实施例中，计算机771包括但不限于服务器、云实例、膝上型计算机和台式计算机。

在至少一个实施例中，USB盘770包括但不限于处理单元772、USB接口774和USB接口逻辑773。在至少一个实施例中，处理单元772可以是任何指令执行系统、装置或能够执行指令的设备。在至少一个实施例中，处理单元772可以包括但不限于任何数量和类型的处理核心(未示出)。在至少一个实施例中，处理单元或核心772包括专用集成电路(“ASIC”)，该专用集成电路被优化为执行与机器学习相关联的任何数量和类型的操作。例如，在至少一个实施例中，处理核心772是张量处理单元(“TPC”)，其被优化以执行机器学习推理操作。在至少一个实施例中，处理核心772是视觉处理单元(“VPU”)，其被优化以执行机器视觉和机器学习推理操作。

在至少一个实施例中，USB接口774可以是任何类型的USB连接器或USB插座。例如，在至少一个实施例中，USB接口774是用于数据和电源的USB 3.0Type-C插座。在至少一个实施例中，USB接口774是USB3.0Type-A连接器。在至少一个实施例中，USB接口逻辑773可以包括使处理单元772能够经由USB连接器774与设备(例如计算机771)相连接的任何数量和类型的逻辑。

推理和/或训练逻辑615(如关于图6B和图6C所描述的)用于执行与一个或更多个实施例相关的推理和/或训练操作。下面结合图6B和图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以用于图7C的系统中，以至少部分地基于使用本文的神经网络训练操作、神经网络功能和/或架构、或神经网络用例计算出的权重参数来推理或预测操作。

图8示出了根据至少一个实施例的用于实现贯穿本公开描述的多级图像重建的各个过程和方法的进一步示例性计算机系统800。在至少一个实施例中，计算机系统800包括但不限于至少一个中央处理单元(“CPU”)802，该中央处理单元(“CPU”)802连接到使用任何合适协议实现的通信总线810，诸如PCI(“外围设备互联”)、外围组件互连Express(“PCI-Express”)、AGP(“加速图形端口”)、超传输或任何其他总线或点对点通信协议。在至少一个实施例中，计算机系统800包括但不限于主存储器804和控制逻辑(例如，实现为硬件、软件或其组合)，并且数据可以采取随机存取存储器(“RAM”)的形式存储在主存储器804中。在至少一个实施例中，网络接口子系统(“网络接口”)822提供到其他计算设备和网络的接口，用于从计算机系统800接收数据并将数据传输到其他系统。

在至少一个实施例中，计算机系统800在至少一个实施例中包括但不限于输入设备808、并行处理系统812和显示设备806，它们可以使用阴极视线管(“CRT”)、液晶显示器(“LCD”)、发光二极管(“LED”)、等离子显示器或其他合适的显示技术实现。在至少一个实施例中，从输入设备808(诸如键盘、鼠标、触摸板、麦克风和更多)接收用户输入。在至少一个实施例中，每个上述模块可以位于单个半导体平台上以形成处理系统。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作，例如先前关于图6A-C所讨论的。以下结合图6A-C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在系统图8中使用，以至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文的神经网络用例计算出的权重参数来进行推理或预测操作。在至少一个实施例中，推理和/或训练逻辑615可以在系统图8中使用，以至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文的神经网络用例计算出的权重参数来进行推理或预测操作。

图9A示出了示例性架构，其中多个GPU 910-913通过高速链路905-906(例如，总线/点对点互连等)通信地耦合到多个多核心处理器940-943。在一个实施例中，高速链路940-943支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0以及NVLink 2.0。

此外，在一个实施例中，两个或更多个GPU 910-913通过高速链路929-930互连，该高速链路可以使用与用于高速链路940-943的协议/链路相同或不同的协议/链路来实现。类似地，两个或更多个多核心处理器905-906可以通过高速链路928连接，该高速链路可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。可替代地，可以使用相同的协议/链路(例如，通过公共互连结构)来完成图9A中所示的各种系统组件之间的所有通信。

在一个实施例中，每个多核心处理器905-906分别经由存储器互连926-927通信地耦合到处理器存储器901-902，并且每个GPU 910-913分别通过GPU存储器互连950-953通信地耦合到GPU存储器920-923。存储器互连926-927和950-953可以利用相同或不同的存储器访问技术。作为示例而非限制，处理器存储器901-902和GPU存储器920-923可以是易失性存储器，诸如动态随机存取存储器(DRAM)(包括堆叠的DRAM)、图形DDR SDRAM(GDDR)(例如GDDR5、GDDR6)，或高带宽存储器(HBM)，和/或可以是非易失性存储器，例如3D XPoint或Nano-Ram。在一个实施例中，处理器存储器901-902的某些部分可以是易失性存储器，而另一部分可以是非易失性存储器(例如，使用两级存储器(2LM)层次结构)。

如下，尽管各种处理器905-906和GPU910-913可以分别物理地耦合到特定存储器901-902、920-923，可以实现统一存储器架构，其中虚拟系统地址空间(也称为“有效地址”空间)分布在各个物理存储器之间。在至少一个实施例中，处理器存储器901-902可以各自包括64GB的系统存储器地址空间，并且GPU存储器920-923可以各自包括32GB的系统存储器地址空间(导致本例中总计256GB的可寻址存储器大小)。

如本公开中其他地方所讨论的，为第一压缩级别建立了至少一个重建参数和重建算法。由于第一压缩机别表示数据的最高压缩级别，因此它还表示可以使用来自模拟数据集的模拟数据在迭代过程中收敛的较小数据子集。在至少一个实施例中，可以通过使用来自第一压缩级别的数据子集测试一个或更多个迭代或非迭代算法来确定用于重建的算法。可以使用诸如图9A中的多GPU架构的多个GPU并行地执行测试。当使用其中一种可用算法在其中一项测试中实现收敛时，记录了用于引起收敛的数据子集中的数据点数量。对于非迭代算法，可使用滤波以去除模糊和其它噪声之后的所得图像体，来确定非迭代算法和所应用的过滤是否可用于建立重建算法和至少一个重建参数。由于数量可以是测试数量，例如，可以对数量进行外推或上采样，以用于整个数据子集。数据的第一子集中数据点的数量可以被视为数据的第一子集和后续子集的最佳数量，数据表示第一和后续压缩级别。数据点的数量随后表示为组织潜在特征的图像的重建阶段所建立的重建参数。用于以最佳数据点数量实现收敛的算法被视为重建阶段的重建算法。

图9B示出了根据一个示例性实施例的用于多核心处理器907和图形加速模块946之间互连的附加细节。图形加速模块946可以包括集成在线路卡上的一个或更多个GPU芯片，该线路卡经由高速链路940耦合到处理器907。选择性地，图形加速模块946可以与处理器907集成在同一封装或芯片上。

在至少一个实施例中，示出的处理器907包括多个核心960A-960D，每个核心都具有转换后备缓冲区961A-961D和一个或更多个高速缓存962A-962D。在至少一个实施例中，核心960A-960D可以包括未示出的各种其他组件，用于执行指令和处理数据。高速缓存962A-962D可以包括级别1(L1)和级别2(L2)高速缓存。此外，一个或更多个共享高速缓存956可以被包括在高速缓存962A-962D中，并且由各组核心960A-960D共享。在至少一个实施例中，处理器907的一个实施例包括24个核心，每个核心具有其自己的L1高速缓存，十二个共享的L2高速缓存，和十二个共享的L3高速缓存。在该实施例中，两个相邻核心共享一个或更多个L2和L3高速缓存。处理器907和图形加速模块946与系统存储器914连接，该系统存储器914可以包括图9A中的处理器存储器901-902。

通过一致性总线964经由核心间通信为存储在各个高速缓存962A-962D、956和系统存储器914中的数据和指令维护一致性。在至少一个实施例中，每个高速缓存可以具有与其相关联的高速缓存一致性逻辑/电路，以响应于检测到对特定高速缓存行的读取或写入通过一致性总线964进行通信。在一个实现中，通过一致性总线964实现高速缓存监听协议，以监听(snoop)高速缓存访问。

在至少一个实施例中，代理电路925将图形加速模块946通信地耦合到一致性总线964，从而允许图形加速模块946作为核心960A-960D的对等方参与高速缓存一致性协议。特别地，在至少一个实施例中，接口935通过高速链路940(例如，PCIe总线、NVLink等)提供到代理电路925的连接，并且接口937将图形加速模块946连接到链路940。

在一个实现中，加速器集成电路936代表图形加速模块的多个图形处理引擎931，932，N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎931，932，N可各自包括单独的图形处理单元(GPU)。在至少一个实施例中，图形处理引擎931，932，N选择性地可以包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。在至少一个实施例中，图形加速模块946可以是具有多个图形处理引擎931-932，N的GPU，或者图形处理引擎931-932，N可以是集成在通用封装、线路卡或芯片上的各个GPU。视情况而定，可以在图9B的GPU 931-N中执行以上对重构参数和重构算法的确定。

在一个实施例中，加速器集成电路936包括存储器管理单元(MMU)939，用于执行各种存储器管理功能，例如虚拟到物理存储器转换(也称为有效到真实存储器转换)，还包括用于访问系统存储器914的存储器访问协议。MMU 939还可包括转换后备缓冲区(“TLB”)(未示出)，用于高速缓存虚拟/有效到物理/真实地址转换。在一个实现中，高速缓存938可以存储命令和数据，用于图形处理引擎931-932，N有效地访问。在至少一个实施例中，可以将存储在高速缓存938和图形存储器933-934，M中的数据与核心高速缓存962A-962D、956和系统存储器914保持一致。如前，可以经由代表高速缓存938和图形存储器933-934，M的代理电路925来完成该任务(例如，将与处理器高速缓存962A-962D、956上的高速缓存行的修改/访问有关的更新发送到高速缓存938，并从高速缓存938接收更新)。

一组寄存器945存储由图形处理引擎931-932，N执行的线程的上下文数据，并且上下文管理电路948管理线程上下文。在至少一个实施例中，上下文管理电路948可以执行保存和恢复操作，以在上下文切换期间保存和恢复各个线程的上下文(例如，其中保存第一线程并且存储第二线程，以便可以由图形处理引擎执行第二线程)。在至少一个实施例中，上下文管理电路948在上下文切换时，可以将当前寄存器值存储到存储器中的(例如，由上下文指针标识的)指定区域。然后，当返回上下文时可以恢复寄存器值。在一个实施例中，中断管理电路947接收并处理从系统设备接收的中断。

在一个实现方式中，MMU 939将来自图形处理引擎931的虚拟/有效地址转换为系统存储器914中的真实/物理地址。加速器集成电路936的一个实施例支持多个(例如，4、8、16)图形加速器模块946和/或其他加速器设备。图形加速器模块946可以专用于在处理器907上执行的单个应用程序，或者可以在多个应用程序之间共享。在一个实施例中，呈现了虚拟化的图形执行环境，其中图形处理引擎931-932，N的资源与多个应用程序或虚拟机(VM)共享。在至少一个实施例中，可以基于处理要求和与VM和/或应用程序相关联的优先级，将资源细分为“切片”，其被分配给不同的VM和/或应用程序。

在至少一个实施例中，加速器集成电路936作为图形加速模块946的系统的桥来执行，并提供地址转换和系统存储器高速缓存服务。另外，加速器集成电路936可以为主机处理器提供虚拟化设施，以管理图形处理引擎931-932，N的虚拟化、中断和存储器管理。

由于图形处理引擎931-932，N的硬件资源被明确地映射到主机处理器907看到的真实地址空间，因此任何主机处理器都可以使用有效地址值直接寻址这些资源。在至少一个实施例中，加速器集成电路936的一个功能是物理分离图形处理引擎931-932，N，使得它们在系统看来为独立的单元。

在至少一个实施例中，一个或更多个图形存储器933-934，M分别耦合到每个图形处理引擎931-932，N。图形存储器933-934，M存储指令和数据，指令和数据由每个图形处理引擎931-932，N处理。图形存储器933-934，M可以是易失性存储器，例如DRAM(包括堆叠的DRAM)、GDDR存储器(例如，GDDR5，GDDR6)或HBM，和/或可以是非易失性存储器，例如3DXPoint或Nano-Ram。

在一个实施例中，为了减少链路940上的数据流量，使用偏置技术以确保存储在图形存储器933-934，M中的数据是图形处理引擎931-932，N最常使用的，并且核心960A-960D可以不使用(至少不经常使用)的数据。类似地，偏置机制试图将核心(并且可以不是图形处理引擎931-932，N)需要的数据保持在高速缓存962A-962D、核心956和系统存储器914中。

图9C示出了另一个示例性实施例，其中加速器集成电路936根据本文公开的至少一个实施例，在处理器907中集成了用于启用和/或支持多级图像重建的处理器907。在至少该实施例中，图形处理引擎931-932，N经由接口937和接口935(同样，可以利用任何形式的总线或接口协议)通过高速链路940直接与加速器集成电路936通信。加速器集成电路936可以执行与关于图9B描述的操作类似的操作。但是由于它紧密靠近一致性总线964和高速缓存962A-962D、956，可能具有更高的吞吐量。至少一个实施例支持不同的编程模型，包括专用进程编程模型(无图形加速模块虚拟化)和共享编程模型(具有虚拟化)，编程模型可以包括由加速器集成电路936控制的编程模型和由图形加速模块946控制的编程模型。

在至少一个实施例中，图形处理引擎931-932，N专用于单个操作系统下的单个应用程序或进程。在至少一个实施例中，单个应用程序可以将其他应用程序请求汇聚(funnel)到图形处理引擎931-932，N，从而在VM/分区内提供虚拟化。

在至少一个实施例中，图形处理引擎931-932，N可以被多个VM/应用程序分区共享。在至少一个实施例中，共享模型可以使用系统管理程序来虚拟化图形处理引擎931-932，N，以允许每个操作系统进行访问。对于没有管理程序的单分区系统，操作系统拥有图形处理引擎931-932，N。在至少一个实施例中，操作系统可以虚拟化图形处理引擎931-932，N，以提供对每个进程或应用程序的访问。

在至少一个实施例中，图形加速模块946或个体图形处理引擎931-932，N使用进程句柄来选择进程元素。在至少一个实施例中，进程元素被存储在系统存储器914中，并且可使用本文的有效地址到真实地址转换技术来寻址。在至少一个实施例中，进程句柄可以是特定于实现方式的值，其在向图形处理引擎931-932，N注册其上下文时提供给主机进程(即，调用系统软件以将进程元素添加到进程元素链接列表)。在至少一个实施例中，进程句柄的较低16位可以是进程元素在进程元素链接列表中的偏移量。

图9D示出了根据本文公开的至少一个实施例的用于实现和/或支持多级图像重建的示例性加速器集成片990。如本文所用，“切片”包括加速器集成电路936的处理资源的指定部分。应用程序是系统存储器914中的有效地址空间982，其存储进程元素983。在至少一个实施例中，响应于来自在处理器907上执行的应用程序980的GPU调用981，存储进程元素983。进程元素983包含相应的应用程序980的进程状态。包含在进程元素983中的工作描述符(WD)984可以是由应用程序请求的单个作业，或者可以包含指向作业队列的指针。在至少一个实施例中，WD 984是指向应用程序的地址空间982中的作业请求队列的指针。

图形加速模块946和/或各个图形处理引擎931-932，N可以由系统中所有进程或进程子集共享。在至少一个实施例中，可以包括用于设置进程状态并将WD 984发送到图形加速模块946以在虚拟化环境中开始作业的基础设施。

在至少一个实施例中，专用进程编程模型是特定于实现方式的。在在该模型中，单个进程拥有图形加速模块946或个体图形处理引擎931。当图形加速模块946由单个进程拥有时，管理程序初始化用于所拥有的分区的加速器集成电路，当指派了图形加速模块946时，操作系统初始化用于所拥有的进程的加速器集成电路936。

在操作中，加速器集成切片990中的WD获取单元991获取下一个WD 984，其包括要由图形加速模块946的一个或更多个图形处理引擎完成的工作的指示。来自WD 984的数据可以存储在寄存器945中，并由MMU939、中断管理电路947和/或上下文管理电路948使用，如图所示。在至少一个实施例中，MMU 939的一个实施例包括用于访问OS虚拟地址空间985内的段/页表986的段/页漫游电路。中断管理电路947可以处理从图形加速模块946接收的中断事件992。在至少一个实施例中，当执行图形操作时，由图形处理引擎931-932，N生成的有效地址993被MMU 939转换为真实地址。

在一个实施例中，为每个图形处理引擎931-932，N和/或图形加速模块946复制相同的寄存器集945，并且相同的寄存器集945可以由管理程序或操作系统初始化。这些复制的寄存器中的每一个可以被包括在加速器集成切片990中。可以由管理程序初始化的示例性寄存器在表1中示出。

表1–管理程序初始化寄存器

表2中示出了可由操作系统初始化的示例性寄存器。

表2–操作系统初始化寄存器

在至少一个实施例中，每个WD 984特定于特定的图形加速模块946和/或图形处理引擎931-932，N。它包含图形处理引擎931-932，N完成工作所需的所有信息，或者它可以是指向存储器位置的指针，在该存储器位置应用程序已经设置了要完成的工作的命令队列。

图9E示出了共享模型的一个示例性实施例的附加细节。该实施例包括管理程序实地址空间998，其中存储了进程元素列表999。可经由管理程序996来访问管理程序实地址空间998，管理程序996虚拟化用于操作系统995的图形加速模块引擎。

在至少一个实施例中，共享编程模型允许来自系统中全部分区或分区子集的全部进程或进程子集使用图形加速模块946。存在两种编程模型，其中图形加速模块946由多个进程和分区共享，即，时间切片共享和图形定向共享。

在该模型中，系统管理程序996拥有图形加速模块946，并使其功能可用于所有操作系统995。对于图形加速模块946通过系统管理程序996支持虚拟化，图形加速模块946可以遵守如下要求：(1)应用程序的作业请求必须是自主的(即，不需要在作业之间保持状态)，或者图形加速模块946必须提供上下文保存和恢复机制，(2)图形加速模块946保证应用程序的作业请求在指定的时间量内完成，包括任何转换错误，或者图形加速模块946提供了抢占作业处理的能力，并且(3)在有向共享编程模型中进行操作时，必须确保图形加速模块946进程之间的公平性。

在一个实施例中，需要应用程序980使用图形加速模块类型、工作描述符(WD)、权限屏蔽寄存器(AMR)值和上下文保存/恢复区域指针(CSRP)进行操作系统995系统调用。图形加速模块类型描述了用于系统调用的目标加速函数。在至少一个实施例中，图形加速模块类型可以是系统特定的值。在至少一个实施例中，WD是专门为图形加速模块946格式化的，并且可以采用图形加速模块946命令、指向用户定义的结构的有效地址指针、指向命令队列的有效地址指针的形式，或描述要由图形加速模块946完成的工作的任何其他数据结构。在至少一个实施例中，AMR值是用于当前进程的AMR状态。在至少一个实施例中，传递给操作系统的值与设置AMR的应用程序类似。如果加速器集成电路936和图形加速模块946的实现不支持用户权限屏蔽覆写寄存器(UAMOR)，则在管理程序调用中传递AMR之前，操作系统可以将当前UAMOR值应用于AMR值。在至少一个实施例中，管理程序996可以在将AMR放入进程元素983中之前应用当前权限屏蔽覆写寄存器(AMOR)值。在至少一个实施例中，CSRP是寄存器945中的一个，寄存器包含应用程序的有效地址空间982中的区域的有效地址，供图形加速模块946保存和恢复上下文状态。该指针在至少一个实施例中使用，如果不需要在作业之间保存状态或者当作业被抢占时，则该指针是可选的。在至少一个实施例中，上下文保存/恢复区域可以是固定的系统存储器。

在接收到系统调用时，操作系统995可以验证应用程序980已经注册并且被授予使用图形加速模块946的权限。然后，操作系统995使用表3中所示的信息来调用管理程序996。

表3–OS到管理程序的调用参数

在接收到管理程序调用时，管理程序996验证操作系统995已注册并被授予使用图形加速模块946的权限。然后，管理程序996将进程元素983放入相应的图形加速模块946类型的进程元素链接列表中。进程元素可以包括表4中所示的信息。

表4–进程元素信息

在至少一个实施例中，管理程序初始化多个加速器集成切片990寄存器945。

如图9F所示，在至少一个实施例中，使用统一存储器，统一存储器可经由用于访问物理处理器存储器901-902和GPU存储器920-923的公共虚拟存储器地址空间来寻址。在该实现方式中，在GPU 910-913上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器901-902，反之亦然，从而简化了可编程性。在一个实施例中，虚拟/有效地址空间的第一部分被分配给处理器存储器901，第二部分被分配给第二处理器存储器902，第三部分被分配给GPU存储器920，以此类推。在至少一个实施例中，整个虚拟/有效存储器空间(有时称为有效地址空间)由此分布在处理器存储器901-902和GPU存储器920-923的每一个中，从而允许任何处理器或GPU采用映射到任何物理存储器的虚拟地址访问该存储器。

在一个实施例中，一个或更多个MMU 939A-939E内的偏置/一致性管理电路994A-994E确保一个或更多个主机处理器(例如，905)与GPU910-913的高速缓存之间的高速缓存一致性，并实现指示应在其中存储某些类型的数据的物理存储器的偏置技术。虽然在图9F中示出了偏置/一致性管理电路994A-994E的多个实例，但可以在一个或更多个主机处理器905的MMU内和/或在加速器集成电路936内实现偏置/一致性电路。

一个实施例允许将GPU附加内存920-923映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与完整系统高速缓存一致性相关的性能缺陷。在至少一个实施例中，将GPU附加内存920-923作为系统存储器来访问而无需繁重的高速缓存一致性开销的能力为GPU卸载提供了有利的操作环境。该布置允许主机处理器905软件设置操作数并访问计算结果，而没有传统的I/O DMA数据拷贝的开销。这样的传统拷贝包括驱动程序调用、中断和存储器映射I/O(MMIO)访问，相对于简单的存储器访问而言，这些访问效率均较低。在至少一个实施例中，在没有高速缓存一致性开销的情况下访问GPU附加内存920-923的能力对于卸载的计算的执行时间可能是关键的。例如，在具有大量流式写入存储器流量的情况下，高速缓存一致性开销可以显著降低GPU 910-913所看到的有效写入带宽。在至少一个实施例中，操作数设置的效率、结果访问的效率和GPU计算的效率可能会在确定GPU卸载的有效性方面发挥作用。

在至少一个实施例中，GPU偏置和主机处理器偏置的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，偏置表可以是页面粒度结构(例如，以存储器页面的粒度来控制)，该页面粒度结构包括每个GPU附加的存储器页面1或2位。在至少一个实施例中，在GPU910-913中具有或不具有偏置高速缓存(例如，用于高速缓存偏置表的频繁/最近使用的条目)的情况下，可以在一个或更多个GPU附加存储器920-923的被盗存储器范围中实现偏置表。替代地，可以在GPU内维护整个偏置表。

在至少一个实施例中，在实际访问GPU存储器之前，访问与对GPU附加存储器920-923的每次访问相关联的偏置表条目，从而引起以下操作。来自GPU 910-913的在GPU偏置中找到其页面的本地请求被直接转发到对应的GPU存储器920-923。来自GPU的在主机偏置中找到其页面的本地请求被转发至处理器905(例如，通过如上的高速链路)。在一个实施例中，来自处理器905的在主机处理器偏置中找到所请求页面的请求完成了与正常存储器读取类似的请求。替代地，可以将指向GPU偏置页面的请求转发到GPU 910-913。在至少一个实施例中，如果GPU当前不使用页面，则GPU可随后将页面迁移到主机处理器偏置。在至少一个实施例中，页面的偏置状态可以通过基于软件的机制、基于硬件辅助的软件的机制、或者在有限的情况下通过纯粹基于硬件的机制来改变。

一种用于改变偏置状态的机制采用API调用(例如OpenCL)，API调用随后调用GPU的设备驱动程序，设备驱动程序随后发送消息(或使命令描述符入队)到GPU，引导GPU改变偏置状态，并在某些迁移中在主机中执行高速缓存刷新操作。在至少一个实施例中，高速缓存刷新操作用于从主机处理器905偏置到GPU偏置的迁移，但是不用于相反的迁移。

在一个实施例中，高速缓存一致性是通过暂时渲染主机处理器905无法高速缓存的GPU偏置页面来维护的。为了访问这些页面，处理器905可以请求来自GPU 910的访问，GPU910可以或可以不立即授予访问权限。因此，为了减少处理器905和GPU 910之间的通信，确保GPU偏置页面是GPU所需的页面而不是主机处理器905所需的页面是有益的，反之亦然。

推理和/或训练逻辑615用于执行一个或更多个实施例。在下文中可以结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。

图10A示出了根据本文的各个实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。

图10A是示出根据至少一个实施例的可使用一个或更多个IP核心制造的芯片集成电路1000A上的示例性系统的框图。在至少一个实施例中，集成电路1000A包括一个或更多个应用程序处理器1005(例如，CPU)、至少一个图形处理器1010，并且可以另外包括图像处理器1015和/或视频处理器1020，其中任意一个可能是模块化IP核心。在至少一个实施例中，集成电路1000A包括外围或总线逻辑，其包括USB控制器1025、UART控制器1030、SPI/SDIO控制器1035和I

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。以下结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在集成电路1000A中用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文描述的神经网络用例计算的权重参数来推理或预测操作。

图10B-10C示出了根据本文的各个实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造，以支持和/或实现多级图像重建。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。

图10B-10C是示出根据本文描述的实施例的在SoC内使用的示例性图形处理器的框图，以支持和/或实现多级图像重建。图10B示出了根据至少一个实施例的芯片集成电路上系统的示例性图形处理器1010，其可以使用一个或更多个IP核心来制造。图10C示出了根据至少一个实施例的芯片集成电路上系统的另外示例性图形处理器1040，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图10B的图形处理器1010是低功耗图形处理器核心。在至少一个实施例中，图10C的图形处理器1040是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器1010、1040可以是图10A的图形处理器1010的变体。

在至少一个实施例中，图形处理器1010包括顶点处理器1005和一个或更多个片段处理器1015A-1015N(例如1015A、1015B、1015C、1015D至1015N-1和1015N)。在至少一个实施例中，图形处理器1010可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1005被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器1015A-1015N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器1005执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，一个或更多个片段处理器1015A-1015N使用由顶点处理器1005生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，一个或更多个片段处理器1015A-1015N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。

在至少一个实施例中，图形处理器1010附加地包括一个或更多个存储器管理单元(MMU)1020A-1020B、一个或更多个高速缓存1025A-1025B和一个或更多个电路互连1030A-1030B。在至少一个实施例中，一个或更多个MMU 1020A-1020B提供用于图形处理器1010的虚拟到物理地址的映射，包括用于顶点处理器1005和/或片段处理器1015A-1015N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存1025A-1025B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU 1020A-1020B可以与系统内的其他MMU同步，包括与图10A的一个或更多个应用程序处理器1005、图像处理器1015和/或视频处理器1020相关联的一个或更多个MMU，使得每个处理器1005-1020可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连1030A-1030B使图形处理器1010能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。

在至少一个实施例中，图形处理器1040包括图10A的图形处理器1010的一个或更多个MMU 1020A-1020B，高速缓存1025A-1025B和电路互连1030A-1030B。在至少一个实施例中，图形处理器1040包括一个或更多个着色器核心1055A-1055N(例如，1055A、1055B、1055C、1055D、1055E、1055F到1055N-1和1055N)，如图10B所示，其提供了统一的着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器1040包括核心间任务管理器1045，其充当线程分派器以将执行线程分派给一个或更多个着色器核心1055A-1055N和分块单元1058，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在集成电路图10A和/或图10B中用于至少部分地基于使用神经网络训练操作、神经网络函数或架构，或本文的神经网络用例计算的权重参数来进行推理或预测操作。

图10D-10E示出了根据本文描述的实施例的附加示例性图形处理器逻辑，以支持和/或实现多级图像重建。在至少一个实施例中，图10D示出了可以包括在图10A的图形处理器1010内的图形核心1000D，并且在至少一个实施例中，其可以是如图10C所示的统一着色器核心1055A-1055N。图10B示出了在至少一个实施例中的适用于在多芯片模块上部署的高度并行的通用图形处理单元(“GPGPU”)1030。

在至少一个实施例中，图形核心1000D可包括多个切片1001A-1001N或每个核心的分区，并且图形处理器可包括图形核心1000D的多个实例。在至少一个实施例中，切片1001A-1001N可包括支持逻辑，逻辑包括本地指令高速缓存1004A-1004N、线程调度器1006A-1006N、线程分派器1008A-1008N和一组寄存器1010A-1010N。在至少一个实施例中，切片1001A-1001N可以包括一组附加功能单元(AFU 1012A-1012N)、浮点单元(FPU 1014A-1014N)、整数算术逻辑单元(ALU 109A-109N)、地址计算单元(ACU 1013A-1013N)、双精度浮点单元(DPFPU 1015A-1015N)和矩阵处理单元(MPU 1017A-1017N)。

在至少一个实施例中，FPU 1014A-1014N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1015A-1015N则执行双精度(64位)浮点运算点操作。在至少一个实施例中，ALU1016A-1016N可以以8位、16位和32位精度执行可变精度整数运算，并且可以配置为混合精度运算。在至少一个实施例中，MPU 1017A-1017N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU 1017A-1010N可以执行各种矩阵运算以加速机器学习应用程序框架，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU 1012A-1012N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，正弦，余弦等)。

如本公开中其他地方所讨论的，推理和/或训练逻辑615(至少在图6B、图6C中参考)用于执行与一个或更多个实施例相关联的推理和/或训练操作。如下结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在图形核心1000D中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文的神经网络用例计算的权重参数来推理或预测操作。

图11A示出了根据至少一个实施例的计算机系统1100A的框图。在至少一个实施例中，计算机系统1100A包括具有一个或更多个处理器1102的处理子系统1101和系统存储器1104，系统存储器1104经由可包括存储器集线器1105的互连路径通信。在至少一个实施例中，存储器集线器1105可以是芯片组部件内的单独部件，或者可以集成在一个或更多个处理器1102内。在至少一个实施例中，存储器集线器1105通过通信链路1106与I/O子系统1111耦合。在一个实施例中，I/O子系统1111包括I/O集线器1107，I/O集线器可以使计算机系统1100A能够接收来自一个或更多个输入设备1108的输入。在至少一个实施例中，I/O集线器1107可以使显示控制器向一个或更多个显示设备1110A提供输出，显示控制器可以包括在一个或更多个处理器1102中。在至少一个实施例中，与I/O集线器1107耦合的一个或更多个显示设备1110A可以包括本地，内部或嵌入式显示设备。

在至少一个实施例中，处理子系统1101包括经由总线或其他通信链路1113耦合到存储器集线器1105的一个或更多个并行处理器1112中。在至少一个实施例中，通信链路1113可以使用任何一种许多基于标准的通信链路技术或协议，例如但不限于PCI Express，或者可以是特定于供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器1112形成计算集中的并行或矢量处理系统，系统可以包括大量处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器1112形成图形处理子系统，图形处理子系统可以将像素输出到经由I/O集线器1107耦合的一个或更多个显示设备1110A之一。在至少一个实施例中，一个或更多个并行处理器1112还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备1110B。

在至少一个实施例中，系统存储单元1114可以连接到I/O集线器1107，以提供用于计算机系统1100A的存储机制。在至少一个实施例中，I/O交换机1116可以用于提供一个接口机制，以实现I/O集线器1107与其他组件之间的连接，例如可以集成到一个或更多个平台中的网络适配器1118和/或无线网络适配器1119，以及可以通过一个或更多个附加设备1120添加的各种其他设备。在至少一个实施例中，网络适配器1118可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1119可以包括Wi-Fi、蓝牙、近场通信(NFC)中的一个或更多个，或包括一个或更多个无线电设备的其他网络设备。

在至少一个实施例中，计算机系统1100A可以包括未明确示出的其他组件，其他组件包括USB或其他端口连接、光学存储驱动器、视频捕获设备等等，其他组件也可以连接到I/O集线器1107。在至少一个实施例中，可以使用任何合适的协议(例如基于PCI(外围组件互连)的协议(例如PCI-Express)或其他总线或点对点通信接口和/或协议)来实现互连图11A中各个组件的通信路径，例如NV-Link高速互连或互连协议。

在至少一个实施例中，一个或更多个并行处理器1112包括为图形和视频处理而优化的电路，电路包括例如视频输出电路，并构成图形处理单元(GPU)。在至少一个实施例中，一个或更多个并行处理器1112包括为通用处理而优化的电路。在至少一个实施例中，计算机系统1100A的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器1112、存储器集线器1105、一个或更多个处理器1102和I/O集线器1107，可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算机系统1100A的组件可以被集成到单个封装中，以形成系统级封装(SIP)配置。在至少一个实施例中，计算机系统1100A的组件的至少一部分可以被集成到多芯片模块(MCM)中，多芯片模块可以与其他多芯片模块互连到模块化计算机系统中。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在图11A的系统中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文的神经网络用例计算的权重参数来推理或预测操作。

处理器

图11B示出了根据至少一个实施例的并行处理器1100B。在至少一个实施例中，并行处理器1100B的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在至少一个实施例中，所示的并行处理器1100B是根据示例性实施例的图11B所示的一个或更多个并行处理器1112的变体。

在至少一个实施例中，并行处理器1100B包括并行处理单元1102。在至少一个实施例中，并行处理单元1102包括I/O单元1104，其使得能够与其他设备进行通信，包括并行处理单元1102的其他实例。在至少一个实施例中，I/O单元1104可以直接连接到其他设备。在至少一个实施例中，I/O单元1104通过使用集线器或交换机接口(例如，存储器集线器1105)与其他设备连接。在至少一个实施例中，存储器集线器1105与I/O单元1104之间的连接形成通信链路1113。在至少一个实施例中，I/O单元1104与主机接口1106和存储器交叉开关1116连接，其中主机接口1106接收用于执行处理操作的命令，而存储器交叉开关1116接收用于执行存储器操作的命令。

在至少一个实施例中，当主机接口1106经由I/O单元1104接收命令缓冲区时，主机接口1106可以引导工作操作以执行那些命令到前端1108。在至少一个实施例中，前端1108与调度器1110耦合，调度器1110配置成将命令或其他工作项分配给处理集群阵列1112。在至少一个实施例中，调度器1110确保在将任务分配给处理集群阵列1112之前，处理集群阵列1112被正确地配置并且处于有效状态。在至少一个实施例中，调度器1110通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器1110可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列1112上执行的线程的快速抢占和上下文切换。在至少一个实施例中，主机软件可以证明用于通过多图形处理门铃之一在处理阵列1112上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器1110的微控制器内的调度器1110逻辑在处理阵列1112上自动分配。

在至少一个实施例中，处理集群阵列1112可以包括多达“N”个处理集群(例如，集群1114A、集群1114B到集群1114N)。在至少一个实施例中，处理集群阵列1112的每个集群1114A-1114N可以执行大量并发线程。在至少一个实施例中，调度器1110可以使用各种调度和/或工作分配算法将工作分配给处理集群阵列1112的集群1114A-1114N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器1110动态地处理，或者可以在配置为由处理集群阵列1112执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理集群阵列1112的不同的集群1114A-1114N分配用于处理不同类型的程序或用于执行不同类型的计算。

在至少一个实施例中，处理集群阵列1112可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理集群阵列1112配置成执行通用并行计算操作。在至少一个实施例中，处理集群阵列1112可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。

在至少一个实施例中，处理集群阵列1112配置成执行并行图形处理操作。在至少一个实施例中，处理集群阵列1112可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理集群阵列1112可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元1102可以经由I/O单元1104从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器1122)，然后将其写回到系统存储器。

在至少一个实施例中，当并行处理单元1102用于执行图形处理时，调度器1110可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理集群阵列1112的多个集群1114A-1114N。在至少一个实施例中，处理集群阵列1112的部分可以配置成执行不同类型的处理。在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群1114A-1114N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群1114A-1114N之间传输中间数据以进行进一步处理。

在至少一个实施例中，处理集群阵列1112可以经由调度器1110接收要执行的处理任务，该调度器1110从前端1108接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如，表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器1110可以配置成获取与任务相对应的索引，或者可以从前端1108接收索引。在至少一个实施例中，前端1108可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理集群阵列1112配置成有效状态。

在至少一个实施例中，并行处理单元1102的一个或更多个实例中的每一个可以与并行处理器存储器1122耦合。在至少一个实施例中，可以经由存储器交叉开关1116访问并行处理器存储器1122，存储器交叉开关1116可以接收来自处理集群阵列1112以及I/O单元1104的存储器请求。在至少一个实施例中，存储器交叉开关1116可以经由存储器接口1118访问并行处理器存储器1122。在至少一个实施例中，存储器接口1118可以包括多个分区单元(例如，分区单元1120A、分区单元1120B到分区单元1120N)，其可各自耦合至并行处理器存储器1122的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元1120A-1120N为配置为等于存储器单元的数量，使得第一分区单元1120A具有对应的第一存储器单元1124A，第二分区单元1120B具有对应的存储器单元1124B，第N分区单元1120N具有对应的第N存储器单元1124N。在至少一个实施例中，分区单元1120A-1120N的数量可以不等于存储器设备的数量。

在至少一个实施例中，存储器单元1124A-1124N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元1124A-1124N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元1124A-1124N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元1120A-1120N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器1122的可用带宽。在至少一个实施例中，可以排除并行处理器存储器1122的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。

在至少一个实施例中，处理集群阵列1112的集群1114A-1114N中的任何一个都可以处理将被写入并行处理器存储器1122内的任何存储器单元1124A-1124N中的数据。在至少一个实施例中，存储器交叉开关1116可以配置为将每个集群1114A-1114N的输出传输到任何分区单元1120A-1120N或另一个集群1114A-1114N，集群1114A-1114N可以对输出执行其他处理操作。在至少一个实施例中，每个集群1114A-1114N可以通过存储器交叉开关1116与存储器接口1118通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关1116具有到存储器接口1118的连接以与I/O单元1104通信，以及到并行处理器存储器1102的本地实例的连接，从而使不同处理集群1114A-1114N内的处理单元与系统存储器或不是并行处理单元1102本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关1116可以使用虚拟通道来分离集群1114A-1114N和分区单元1120A-1120N之间的业务流。

在至少一个实施例中，可以在单个插入卡上提供并行处理单元1102的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元1102的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。在至少一个实施例中，并行处理单元1102的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元1102或并行处理器1100B的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。

图11C是根据至少一个实施例的分区单元1120的框图。在至少一个实施例中，分区单元1120是图11B的分区单元1120A-1120N之一的实例。在至少一个实施例中，分区单元1120包括L2高速缓存1121、帧缓冲区接口1125和ROP 1126(光栅操作单元)。L2高速缓存1121是读/写高速缓存，其配置成执行从存储器交叉开关1116和ROP 1126接收的加载和存储操作。在至少一个实施例中，L2高速缓存1121将读取未命中和紧急回写请求输出到帧缓冲区接口1125以进行处理。在至少一个实施例中，还可以经由帧缓冲区接口1125将更新发送到帧缓冲区以进行处理。在至少一个实施例中，帧缓冲区接口1125与并行处理器存储器中的存储器单元(诸如图11B的存储器单元1124A-1124N(例如，在并行处理器存储器1122内))之一相互作用。

在至少一个实施例中，ROP 1126是一种处理单元，其执行光栅操作，诸如模版、z测试、混合，依此类推。在至少一个实施例中，ROP 1126然后输出存储在图形存储器中的处理后的图形数据。在至少一个实施例中，ROP 1126包括压缩逻辑以压缩被写入存储器的深度或颜色数据并解压缩从存储器读取的深度或颜色数据。在至少一个实施例中，压缩逻辑可以是利用多种压缩算法中的一种或更多种的无损压缩逻辑。ROP 1126执行的压缩逻辑可以基于要压缩的数据的统计特性而变化。在至少一个实施例中，基于每图块基础上的深度和颜色数据执行增量颜色压缩。

在至少一个实施例中，ROP 1126包括在每个处理集群内(例如，图11B的集群1114A-1114N)，而不是在分区单元1120内。在至少一个实施例中，通过存储器交叉开关1116而不是像素片段数据传输对像素数据的读取和写入请求。在至少一个实施例中，经处理的图形数据可以在显示设备上(诸如图11A的一个或更多个显示设备1110之一)显示，由处理器1102路由以供进一步处理，或者由图11B的并行处理器1100B内的处理实体之一路由以供进一步处理。

图11D是根据至少一个实施例的并行处理单元内的处理集群1114的框图。在至少一个实施例中，处理集群是图11B的处理集群1114A-1114N之一的实例。在至少一个实施例中，一个或更多个处理集群1114可以配置成并行执行许多线程，其中“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群内的一组处理引擎发出指令。

在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器1132来控制处理集群1114的操作。在至少一个实施例中，管线管理器1132从图11B的调度器1110接收指令，通过图形多处理器1134和/或纹理单元1136管理这些指令的执行。在至少一个实施例中，图形多处理器1134是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群1114内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群1114内可以包括图形多处理器1134的一个或更多个实例。在至少一个实施例中，图形多处理器1134可以处理数据，并且数据交叉开关1140可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器1132可以通过指定要经由数据交叉开关1140分配的处理后的数据的目的地来促进处理后的数据的分配。

在至少一个实施例中，处理集群1114内的每个图形多处理器1134可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种操作，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。

在至少一个实施例中，传送到处理集群1114的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器1134内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器1134内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器1134内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器1134内的处理引擎更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器1134上同时执行多个线程组。

在至少一个实施例中，图形多处理器1134包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器1134可以放弃内部高速缓存并使用处理集群1114内的高速缓存存储器(例如，L1高速缓存1148)。在至少一个实施例中，每个图形多处理器1134还可以访问分区单元(例如，图11B的分区单元1120A-1120N)内的L2高速缓存，这些分区单元在所有处理集群1114之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器1134还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元1102外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群1114包括图形多处理器1134的多个实例，它们可以共享可以存储在L1高速缓存1148中的公共指令和数据。

在至少一个实施例中，每个处理集群1114可以包括配置成将虚拟地址映射为物理地址的存储器管理单元(“MMU”)1145。在至少一个实施例中，MMU 1145的一个或更多个实例可以驻留在图11B的存储器接口1118内。在至少一个实施例中，MMU 1145包括一组页表条目(PTE)，其用于将虚拟地址映射到图块的物理地址以及在至少一个实施例中映射到高速缓存行索引。在至少一个实施例中，MMU 1145可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器1134或L1高速缓存1148或处理集群1114内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。

在至少一个实施例中，可以配置处理集群1114，使得每个图形多处理器1134耦合到纹理单元1136，以执行纹理映射操作，操作确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器1134内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器1134将处理后的一个或更多个任务输出到数据交叉开关1140，以将处理后的任务提供给另一处理集群1114以进行进一步处理或将处理后的一个或更多个任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关1116的系统存储器中。在至少一个实施例中，preROP 1142(光栅前操作单元)配置成从图形多处理器1134接收数据，将数据引导至ROP单元，该ROP单元可以与本文的分区单元(例如，图11B的分区单元1120A-1120N)一起定位。在至少一个实施例中，PreROP 1142单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。如下结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在图形处理集群1114中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络函数和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。

图11D示出了根据至少一个实施例的图形多处理器1134。在至少一个实施例中，图形多处理器1134与处理集群1114的管线管理器1132耦合。在至少一个实施例中，图形多处理器1134具有执行管线，该执行管线包括但不限于指令高速缓存1152、指令单元1154、地址映射单元1156、寄存器文件1158、一个或更多个通用图形处理单元(GPGPU)核心1162和一个或更多个加载/存储单元1166。一个或更多个GPGPU核心1162和一个或更多个加载/存储单元1166与高速缓存存储器1172和共享存储器1170通过存储器和高速缓存互连1168耦合。

在至少一个实施例中，指令高速缓存1152从管线管理器1132接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存1152中并将其分派以供指令单元1154执行。在一个实施例中，指令单元1154可以分派指令作为线程组(例如，线程束)，将每个线程组分配给一个或更多个GPGPU核心1162内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元1156可以用于将统一地址空间中的地址转换成可以由一个或更多个加载/存储单元1166访问的不同的存储器地址。

在至少一个实施例中，寄存器文件1158为图形多处理器1134的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件1158为连接到图形多处理器1134的功能单元(例如，GPGPU核心1162、加载/存储单元1166)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件1158，使得为每个功能单元分配寄存器文件1158的专用部分。在至少一个实施例中，寄存器文件1158在图形多处理器1134正在执行的不同线程束之间划分。

在至少一个实施例中，GPGPU核心1162可以各自包括用于执行图形多处理器1134的指令的浮点单元(FPU)和/或整数算术逻辑单元(ALU)。GPGPU核心1162在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心1162的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE 754-2008标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器1134可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心中的一个或更多个也可以包括固定或特殊功能逻辑。

在至少一个实施例中，GPGPU核心1162包括能够对多组数据执行单个指令的SIMD逻辑。在一个实施例中，GPGPU核心1162可以物理地执行SIMD4、SIMD8和SIMD16指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。

在至少一个实施例中，存储器和高速缓存互连1168是将图形多处理器1134的每个功能单元连接到寄存器文件1158和共享存储器1170的互连网络。在至少一个实施例中，存储器和高速缓存互连1168是交叉开关互连，其允许加载/存储单元1166在共享存储器1170和寄存器文件1158之间实现加载和存储操作。在至少一个实施例中，寄存器文件1158可以以与GPGPU核心1162相同的频率操作，从而在GPGPU核心1162和寄存器文件1158之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器1170可以用于启用在图形多处理器1134内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器1172可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元1136之间通信的纹理数据。在至少一个实施例中，共享存储器1170也可以用作程序管理的高速缓存。

在至少一个实施例中，除了存储在高速缓存存储器1172中的自动高速缓存的数据之外，在GPGPU核心1162上执行的线程还可以以编程方式将数据存储在共享存储器中。

在至少一个实施例中，如本文的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在同一封装或芯片上，并通过内部处理器总线/互连(在至少一个实施例中，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在图形多处理器1134中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。

12A示出了根据至少一个实施例的多GPU计算系统1200A。在至少一个实施例中，多GPU计算系统1200A可以包括经由主机接口交换机1204耦合到多个通用图形处理单元(GPGPU)1206A-D的处理器1202。在至少一个实施例中，主机接口交换机1204是将处理器1202耦合到PCI Express总线的PCI Express交换机设备，处理器1202可以通过PCIExpress总线与GPGPU 1206A-D通信。GPGPU 1206A-D可以经由一组高速P2P GPU到GPU链路1216互连。在至少一个实施例中，GPU到GPU链路1216经由专用GPU链路连接到GPGPU 1206A-D中的每一个。在至少一个实施例中，P2P GPU链路1216使得能够在每个GPGPU 1206A-D之间进行直接通信，而无需通过处理器1202所连接的主机接口总线1204进行通信。在至少一个实施例中，在GPU到GPU业务定向到P2P GPU链路1216的情况下，主机接口总线1204保持可用于系统存储器访问或例如经由一个或更多个网络设备与多GPU计算系统1200A的其他实例进行通信。虽然在至少一个实施例中，GPGPU 1206A-D经由主机接口交换机1204连接到处理器1202，但是在至少一个实施例中，处理器1202包括对P2P GPU链路1216的直接支持，并且可以直接连接到GPGPU 1206A-D。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在多GPU计算系统1200A中使用，用于至少部分地基于使用本文描述的神经网络训练操作、神经网络函数和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。

图12B是根据至少一个实施例的图形处理器1200B的框图。在至少一个实施例中，图形处理器1200B包括环形互连1202、管线前端1204、媒体引擎1237和图形核心1280A-1280N。在至少一个实施例中，环形互连1202将图形处理器1200B耦合到其他处理单元，处理单元包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器1200B是集成在多核心处理系统内的许多处理器之一。

在至少一个实施例中，图形处理器1200B经由环形互连1202接收多批命令。在至少一个实施例中，输入的命令由管线前端1204中的命令流转化器(streamer)1203解释。在至少一个实施例中，图形处理器1200B包括可扩展执行逻辑，用于经由图形核心1280A-1280N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器1203将命令提供给几何管线1236。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器1203将命令提供给视频前端1234，该视频前端与媒体引擎1237耦合。在至少一个实施例中，媒体引擎1237包括用于视频和图像后处理的视频质量引擎(VQE)1230，以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)1233引擎。在至少一个实施例中，几何管线1236和媒体引擎1237各自生成用于由至少一个图形核心1280A提供的线程执行资源的执行线程。

在至少一个实施例中，图形处理器1200B包括具有(featuring)模块核心1280A-1280N(有时被称为核心切片)的可扩展线程执行资源，每个图形核心具有多个子核心1250A-1250N，1260A-1260N(有时称为核心子切片)。在至少一个实施例中，图形处理器1200B可以具有任意数量的图形核心1280A。在至少一个实施例中，图形处理器1200B包括具有至少第一子核心1250A和第二子核心1260A的图形核心1280A。在至少一个实施例中，图形处理器1200B是具有单个子核心(例如1250A)的低功率处理器。在至少一个实施例中，图形处理器1200B包括多个图形核心1280A-1280N，每个图形核心包括一组第一子核心1250A-1250N和一组第二子核心1260A-1260N。在至少一个实施例中，第一子核心1250A-1250N中的每个子核心至少包括第一组执行单元1252A-1252N和媒体/纹理采样器1254A-1254N。在至少一个实施例中，第二子核心1260A-1260N中的每个子核心至少包括第二组执行单元1262A-1262N和采样器1264A-1264N。在至少一个实施例中，每个子核心1250A-1250N，1260A-1260N共享一组共享资源1270A-1270N。在至少一个实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615可以在图形处理器1200B中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。

图13是根据至少一个实施例的说明用于处理器1300的微架构的框图，该处理器1300可以包括用于执行指令的逻辑电路。在至少一个实施例中，处理器1300可以执行指令，包括x86指令、ARM指令、用于专用集成电路(ASIC)的专用指令等。在至少一个实施例中，处理器1300可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，封装的数据元素伴随单指令多数据(“SIMD”)和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器1300可以执行指令以加速机器学习或深度学习算法、训练或推理。

在至少一个实施例中，处理器1300包括有序前端(“前端”)1301，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端1301可以包括几个单元。在至少一个实施例中，指令预取器1326从存储器中获取指令并将指令提供给指令解码器1328，指令解码器1328又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器1328将接收到的指令解码为机器可执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器1328将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以根据至少一个实施例来执行操作。在至少一个实施例中，跟踪高速缓存1330可以将解码的微指令组装成微指令队列1334中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存1330遇到复杂指令时，微码ROM 1332提供完成操作所需的微指令。

在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器1328可以访问微码ROM 1332以执行指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器1328处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM 1332中。在至少一个实施例中，追踪高速缓存器1330参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 1332读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM1332完成对指令的微操作排序之后，机器的前端1301可以恢复从追踪高速缓存1330获取微操作。

在至少一个实施例中，乱序执行引擎(“乱序引擎”)1303可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。在至少一个实施例中，乱序执行引擎1303包括但不限于分配器/寄存器重命名器1340、存储器微指令队列1342、整数/浮点微指令队列1344、存储器调度器1346、快速调度器1302、慢速/通用浮点调度器(“慢速/通用FP调度器”)1304和简单浮点调度器(“简单FP调度器”)1306。在至少一个实施例中，快速调度器1302、慢速/通用浮点调度器1304和简单浮点调度器1306也统称为“微指令调度器1302、1304、1306”。在至少一个实施例中，分配器/寄存器重命名器1340分配每个微指令按序列执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器1340将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器1340还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列1342用于存储器操作和整数/浮点微指令队列1344用于非存储器操作，在存储器调度器1346和微指令调度器1302、1304、1306的前面。在至少一个实施例中，微指令调度器1302、1304、1306基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器1302可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器1304和简单浮点调度器1306可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器1302、1304、1306对调度端口进行仲裁，以调度用于执行的微指令。

在至少一个实施例中，执行块1311包括但不限于整数寄存器文件/支路网络1308、浮点寄存器文件/旁路网络(“FP寄存器文件/旁路网络”)1310、地址生成单元(“AGU”)1312和1314、快速算术逻辑单元(“快速ALU”)1316和1318、慢速算术逻辑单元(“慢速ALU”)1320、浮点ALU(“FP”)1322和浮点移动单元(“FP移动”)1324。在至少一个实施例中，整数寄存器文件/旁路网络1308和浮点寄存器文件/旁路网络1310在本文中也称为“寄存器文件1308、1310”。在至少一个实施例中，AGU 1312和1314、快速ALU 1316和1318、慢速ALU 1320、浮点ALU 1322和浮点移动单元1324在本文中也称为“执行单元1312、1314、1316、1318、1320、1322和1324”。在至少一个实施例中，执行块1311可以包括但不限于任意数量(包括零)和类型的寄存器文件、旁路网络、地址生成单元和执行单元(以任何组合)。

在至少一个实施例中，寄存器网络1308、1310可以布置在微指令调度器1302、1304、1306与执行单元1312、1314、1316、1318、1320、1322和1324之间。在至少一个实施例中，整数寄存器文件/旁路网络1308执行整数运算。在至少一个实施例中，浮点寄存器文件/旁路网络1310执行浮点操作。在至少一个实施例中，寄存器网络1308、1310中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器网络1308、1310可以彼此通信数据。在至少一个实施例中，整数寄存器文件/旁路网络1308可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/旁路网络1310可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。

在至少一个实施例中，执行单元1312、1314、1316、1318、1320、1322、1324可以执行指令。在至少一个实施例中，寄存器文件1308、1310存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器1300可以包括但不限于任何数量的执行单元1312、1314、1316、1318、1320、1322、1324及其组合。在至少一个实施例中，浮点ALU 1322和浮点移动单元1324，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 1322可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 1316、1318。在至少一个实施例中，快速ALU 1316、1318可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 1320，因为慢速ALU 1320可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGU 1312、1314执行。在至少一个实施例中，快速ALU 1316、快速ALU 1318和慢速ALU 1320可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU1316、快速ALU 1318和慢速ALU 1320以支持包括十六、三十二、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 1322和浮点移动单元1324可以实现为支持具有各种宽度的位的一定范围的操作数。在至少一个实施例中，浮点ALU 1322和浮点移动单元1324可以结合SIMD和多媒体指令对128位宽封装数据操作数进行操作。

在至少一个实施例中，微指令调度器1302、1304、1306在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器1300中推测性地调度和执行微指令，处理器1300还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。

在至少一个实施例中，“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，可以将推理和/或训练逻辑615的部分或全部并入执行块1311以及示出或未示出的其他存储器或寄存器。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用执行块1311中示出的一个或更多个ALU。此外，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，该寄存器和/或寄存器配置执行块1311的ALU以执行一种或更多种本文的机器学习算法、神经网络架构、用例或训练技术。

图14示出了根据至少一个实施例的深度学习应用程序处理器1400。在至少一个实施例中，深度学习应用程序处理器1400使用指令，如果由深度学习应用程序处理器1400执行，则指令使深度学习应用程序处理器1400执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，深度学习应用程序处理器1400是专用集成电路(ASIC)。在至少一个实施例中，应用程序处理器1400执行矩阵乘法运算或者“硬连线”到硬件中，作为执行一个或更多个指令或两者的结果。在至少一个实施例中，深度学习应用程序处理器1400包括但不限于处理集群1410(1)-1410(12)、芯片间链路(“ICL”)1420(1)-1420(12)、芯片间控制器(“ICC”)1430(1)-1430(2)、存储器控制器(“Mem Ctrlr”)1442(1)-1442(4)、高带宽存储器物理层(“HBM PHY”)1444(1)-1444(4)、管理控制器中央处理单元(“管理控制器CPU”)1450、串行外围设备接口、内部集成电路和通用输入/输出块(“SPI、I2C、GPIO”)，外围组件互连快速控制器和直接存储器访问块(“PCIe控制器和DMA”)1470、以及十六通道外围组件互连快速端口(“PCI Express x 16”)1480。

在至少一个实施例中，处理集群1410可以执行深度学习操作，包括基于一种或更多种训练技术计算的权重参数的推理或预测操作，包括本文的那些技术。在至少一个实施例中，每个处理集群1410可以包括但不限于任何数量和类型的处理器。在至少一个实施例中，深度学习应用程序处理器1400可以包括任何数量和类型的处理集群1400。在至少一个实施例中，芯片间链路1420是双向的。在至少一个实施例中，芯片间链路1420和芯片间控制器1430使多个深度学习应用程序处理器1400能够交换信息，包括从执行一个或更多个神经网络中体现的一种或更多种机器学习算法而产生的激活信息。在至少一个实施例中，深度学习应用程序处理器1400可以包括任意数量(包括零)和类型的ICL 1420和ICC 1430。

在至少一个实施例中，HBM2 1440提供总共32GB的存储器。HBM21440(i)与存储器控制器1442(i)和HBM PHY 1444(i)都相关联。在至少一个实施例中，任何数量的HBM2 1440可以提供任何类型和总量的高带宽存储器，并且可以与任何数量(包括零)和类型的存储器控制器1442和HBM PHY 1444相关联。在至少一个实施例中，可以用任何数量和类型的块替换SPI、I2C、GPIO 3360、PCIe控制器1460和DMA 1470和/或PCIe1480，以任何技术上可行的方式实现任何数量和类型的通信标准。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(例如神经网络)，以预测或推理提供给深度学习应用程序处理器1400的信息。在至少一个实施例中，深度学习应用程序处理器1400用于基于已经由另一处理器或系统或由深度学习应用程序处理器1400训练的经训练的机器学习模型(例如，神经网络)来推理或预测信息。在至少一个实施例中，处理器1400可以用于执行本文的一个或更多个神经网络用例。

图15是根据至少一个实施例的神经形态处理器1500的框图。在至少一个实施例中，神经形态处理器1500可以从神经形态处理器1500外部的源接收一个或更多个输入。在至少一个实施例中，这些输入可以被传输到神经形态处理器1500内的一个或更多个神经元1502。在至少一个实施例中，可以使用包括一个或更多个算术逻辑单元(ALU)的电路或逻辑来实现神经元1502及其组件。在至少一个实施例中，神经形态处理器1500可以包括但不限于成千上万个神经元1502的实例，但是可以使用任何合适数量的神经元1502。在至少一个实施例中，神经元1502的每个实例可以包括神经元输入1504和神经元输出1506。在至少一个实施例中，神经元1502可以生成可以传输到神经元1502的其他实例的输入的输出。在至少一个实施例中，神经元输入1504和神经元输出1506可以经由突触1508互连。

在至少一个实施例中，神经元1502和突触1508可以互连，使得神经形态处理器1500操作以处理或分析由神经形态处理器1500接收的信息。在至少一个实施例中，当通过神经元输入1504接收到的输入超过阈值时，神经元1502可以发送输出脉冲(或“触发”或“峰值”)。在至少一个实施例中，神经元1502可以对在神经元输入1504处接收到的信号进行求和或积分。例如，在至少一个实施例中，神经元1502可以实现为有泄漏的积分-触发神经元，其中如果求和(称为“膜电位”)超过阈值，则神经元1502可以使用诸如sigmoid或阈值函数的传递函数来产生输出(或“触发”)。在至少一个实施例中，泄漏的积分-触发神经元可以将在神经元输入1504处接收到的信号求和成膜电位，并且可以应用程序衰减因子(或泄漏)以减小膜电位。在至少一个实施例中，如果在神经元输入1504处接收到足够快以超过阈值的多个输入信号(在至少一个实施例中，在膜电势衰减得太低而不能触发之前)，则泄漏的积分-触发神经元可能会触发。在至少一个实施例中，神经元1502可以使用接收输入、将输入积分到膜电位、并衰减膜电位的电路或逻辑来实现。在至少一个实施例中，可以对输入求平均，或者可以使用任何其他合适的传递函数。此外，在至少一个实施例中，神经元1502可以包括但不限于当将传递函数应用程序于神经元输入1504的结果超过阈值时在神经元输出1506处产生输出尖峰的比较器电路或逻辑。在至少一个实施例中，一旦神经元1502触发，它可以通过例如将膜电位复位为0或另一合适的默认值来忽略先前接收的输入信息。在至少一个实施例中，一旦膜电位被重置为0，则神经元1502可以在合适的时间段(或修复期)之后恢复正常操作。

在至少一个实施例中，神经元1502可以通过突触1508互连。在至少一个实施例中，突触1508可以操作以将从第一神经元1502的输出的信号传输到第二神经元1502的输入。在至少一个实施例中，神经元1502可以在一个以上的突触1508实例上传输信息。在至少一个实施例中，神经元输出1506的一个或更多个实例可以通过突触1508的实例连接到同一神经元1502中神经元输入1504的实例。在至少一个实施例中，相对于突触1508的那个实例，神经元1502的实例产生要在突触1508的实例上传输的输出可以被称为“突触前神经元”。在至少一个实施例中，相对于突触1508的实例，神经元1502的实例接收通过突触1508的实例传输的输入可以被称为“突触后神经元”。在至少一个实施例中，关于突触1508的各种实例，因为神经元1502的实例可以接收来自一个或更多个突触1508实例的输入，并且还可以通过一个或更多个突触1508实例传输输出，因此神经元1502的单个实例可以既是“突触前神经元”又是“突触后神经元”。

在至少一个实施例中，神经元1502可以被组织成一层或更多层。神经元1502的每个实例可以具有一个神经元输出1506，该神经元输出1506可以通过一个或更多个突触1508扇出到一个或更多个神经元输入1504。在至少一个实施例中，第一层1510中的神经元1502的神经元输出1506可以连接到第二层1512中的神经元1502的神经元输入1504。在至少一个实施例中，层1510可以被称为“前馈层”。在至少一个实施例中，在第一层1510的实例中神经元1502的每个实例可以扇出到第二层1512中的神经元1502的每个实例。在至少一个实施例中，第一层1510可以被称为“完全连接的前馈层”。在至少一个实施例中，在第二层1512的每个实例中的神经元1502的每个实例扇出到少于在第三层1514中的神经元1502的所有实例。在至少一个实施例中，第二层1512可以被称为“稀疏连接的前馈层”。在至少一个实施例中，(相同)第二层1512中的神经元1502可以扇出到多个其他层中的神经元1502，也包括扇出到第二层1512中的神经元1502。在至少一个实施例中，第二层1512可以被称为“循环层”。在至少一个实施例中，神经形态处理器1500可以包括但不限于循环层和前馈层的任何合适的组合，包括但不限于稀疏连接的前馈层和完全连接的前馈层。

在至少一个实施例中，神经形态处理器1500可以包括但不限于可重新配置的互连架构或专用硬连线互连，以将突触1508连接到神经元1502。在至少一个实施例中，神经形态处理器1500可以包括但不限于电路或逻辑，其根据神经网络拓扑结构和神经元扇入/扇出，允许根据需要将突触分配给不同神经元1502。例如，在至少一个实施例中，可以使用互连结构(诸如片上网络)或通过专用连接将突触1508连接到神经元1502。在至少一个实施例中，可以使用电路或逻辑来实现突触互连及其组件。

图16A示出了根据至少一个实施例的处理系统。在至少一个实施例中，系统1600A包括一个或更多个处理器1602和一个或更多个图形处理器1608，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器1602或处理器核心1607的服务器系统。在至少一个实施例中，系统1600A是结合在片上系统(SoC)集成电路内的处理平台，以在移动、手持或嵌入式设备使用。

在至少一个实施例中，系统1600A可以包括或结合在基于服务器的游戏平台中，包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在至少一个实施例中，系统1600A是移动电话、智能电话、平板计算设备或移动互联网设备。在至少一个实施例中，处理系统1600A还可包括与可穿戴设备耦合或集成在可穿戴设备中，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在至少一个实施例中，处理系统1600A是电视或机顶盒设备，其具有一个或更多个处理器1602以及由一个或更多个图形处理器1608生成的图形界面。

在至少一个实施例中，一个或更多个处理器1602每个包括一个或更多个处理器核心1607，以处理指令，该指令在被执行时执行针对系统和用户软件的操作。在至少一个实施例中，一个或更多个处理器核心1607中的每一个被配置为处理特定指令集1609。在至少一个实施例中，指令集1609可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。在至少一个实施例中，处理器核心1607可以各自处理不同的指令集1609，该指令集可以包括有助于仿真其他指令集的指令。在至少一个实施例中，处理器核心1607还可以包括其他处理设备，例如数字信号处理器(DSP)。

在至少一个实施例中，处理器1602包括高速缓存存储器1604。在至少一个实施例中，处理器1602可以具有单个内部高速缓存或多个级别的内部高速缓存。在至少一个实施例中，高速缓存存储器在处理器1602的各个组件之间共享。在至少一个实施例中，处理器1602还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术在处理器核心1607之间共享该外部高速缓存。在至少一个实施例中，处理器1602中另外包括寄存器文件1606，处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施例中，寄存器文件1606可以包括通用寄存器或其他寄存器。

在至少一个实施例中，一个或更多个处理器1602与一个或更多个接口总线1610耦合，以在处理器1602与系统1600A中的其他组件之间传输通信信号，例如地址、数据或控制信号。在至少一个实施例中，接口总线1610在一个实施例中可以是处理器总线，例如直接媒体接口(DMI)总线的版本。在至少一个实施例中，接口总线1610不限于DMI总线，并且可以包括一个或更多个外围组件互连总线(例如，PCI，PCI Express)、存储器总线或其他类型的接口总线。在至少一个实施例中，处理器1602包括集成存储器控制器1616和平台控制器集线器1630。在至少一个实施例中，存储器控制器1616促进存储器设备与处理系统1600A的其他组件之间的通信，而平台控制器集线器(PCH)1630通过本地I/O总线提供到输入/输出(I/O)设备的连接。

在至少一个实施例中，存储器设备1620可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储设备或具有适当的性能以用作处理器存储器。在至少一个实施例中，存储设备1620可以用作处理系统1600A的系统存储器，以存储数据1622和指令1621，以在一个或更多个处理器1602执行应用程序或过程时使用。在至少一个实施例中，存储器控制器1616还与至少一个实施例的外部图形处理器1612耦合，其可以与处理器1602中的一个或更多个图形处理器1608通信以执行图形和媒体操作。在至少一个实施例中，显示设备1611可以连接至处理器1602。在至少一个实施例中，显示设备1611可以包括内部显示设备中的一个或更多个，例如在移动电子设备或膝上型设备或通过显示器接口(例如显示端口(DisplayPort)等)连接的外部显示设备中。在至少一个实施例中，显示设备1611可以包括头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。

在至少一个实施例中，平台控制器集线器1630使外围设备能够通过高速I/O总线连接到存储设备1620和处理器1602。在至少一个实施例中，I/O外围设备包括但不限于音频控制器1646、网络控制器1634、固件接口1628、无线收发器1626、触摸传感器1625、数据存储设备1624(例如，硬盘驱动器、闪存等)。在至少一个实施例中，数据存储设备1624可以经由存储接口(例如，SATA)或经由外围总线来连接，诸如外围组件互连总线(例如，PCI、PCIe)。在至少一个实施例中，触摸传感器1625可以包括触摸屏传感器、压力传感器或指纹传感器。在至少一个实施例中，无线收发器1626可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，诸如3G、4G或长期演进(LTE)收发器。在至少一个实施例中，固件接口1628使能与系统固件的通信，并且可以是例如统一可扩展固件接口(UEFI)。在至少一个实施例中，网络控制器1634可以启用到有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出)与接口总线1610耦合。在至少一个实施例中，音频控制器1646是多通道高清晰度音频控制器。在至少一个实施例中，处理系统1600A包括传统(legacy)I/O控制器1640，用于将传统(例如，个人系统2(PS/2))设备耦合到系统1600A。在至少一个实施例中，平台控制器集线器1630还可以连接到一个或更多个通用串行总线(USB)控制器1642，该控制器连接输入设备，诸如键盘和鼠标1643组合、相机1644或其他USB输入设备。

在至少一个实施例中，存储器控制器1616和平台控制器集线器1630的实例可以集成到离散的外部图形处理器中，例如外部图形处理器1612。在至少一个实施例中，平台控制器集线器1630和/或存储器控制器1616可以在一个或更多个处理器1602的外部。在至少一个实施例中，系统1600A可以包括外部存储器控制器1616和平台控制器集线器1630，其可以配置成在与处理器1602通信的系统芯片组中的存储器控制器集线器和外围控制器集线器。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，部分或全部推理和/或训练逻辑615可以结合到图形处理器1600A中。在至少一个实施例中，本文描述的训练和/或推理技术可以使用一个或更多个ALU，ALU体现在图形处理器1612中。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图6B和/或图6C所示的逻辑之外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器1600A的ALU，以执行一种或更多种本文的机器学习算法、神经网络架构、用例或训练技术。

图16B是根据至少一个实施例的具有一个或更多个处理器核心1602A-1602N、集成存储器控制器1614和集成图形处理器1608的处理器1600B的框图。在至少一个实施例中，处理器1600B可以包含附加核心，多达并包括以虚线框表示的附加核心1602N。在至少一个实施例中，每个处理器核心1602A-1602N包括一个或更多个内部高速缓存单元1604A-1604N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存单元1606。

在至少一个实施例中，内部高速缓存单元1604A-1604N和共享高速缓存单元1606表示处理器1600B内的高速缓存存储器层次结构。在至少一个实施例中，高速缓存存储器单元1604A-1604N可以包括每个处理器核心内的至少一级指令和数据高速缓存以及共享中级高速缓存中的一级或更多级缓存，例如2级(L2)、3级(L3)、4级(L4)或其他级别的高速缓存，其中将外部存储器之前的最高级别的高速缓存归类为LLC。在至少一个实施例中，高速缓存一致性逻辑维持各种高速缓存单元1606和1604A-1604N之间的一致性。

在至少一个实施例中，处理器1600B还可包括一组一个或更多个总线控制器单元1616和系统代理核心1610。在至少一个实施例中，一个或更多个总线控制器单元1616管理一组外围总线，例如一个或更多个PCI或PCIe总线。在至少一个实施例中，系统代理核心1610为各种处理器组件提供管理功能。在至少一个实施例中，系统代理核心1610包括一个或更多个集成存储器控制器1614，以管理对各种外部存储器设备(未示出)的访问。

在至少一个实施例中，一个或更多个处理器核心1602A-1602N包括对多线程同时进行的支持。在至少一个实施例中，系统代理核心1610包括用于在多线程处理期间协调和操作核心1602A-1602N的组件。在至少一个实施例中，系统代理核心1610可以另外包括电源控制单元(PCU)，该电源控制单元包括用于调节处理器核心1602A-1602N和图形处理器1608的一个或更多个电源状态的逻辑和组件。

在至少一个实施例中，处理器1600B还包括用于执行图像处理操作的图形处理器1608。在至少一个实施例中，图形处理器1608与共享高速缓存单元1606和包括一个或更多个集成存储器控制器1614的系统代理核心1610耦合。在至少一个实施例中，系统代理核心1610还包括用于驱动图形处理器输出到一个或更多个耦合的显示器的显示器控制器1611。在至少一个实施例中，显示器控制器1611也可以是经由至少一个互连与图形处理器1608耦合的独立模块，或者可以集成在图形处理器1608内。

在至少一个实施例中，基于环的互连单元1612用于耦合处理器1600B的内部组件。在至少一个实施例中，可以使用替代性互连单元，例如点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器1608经由I/O链路1613与环形互连1612耦合。

在至少一个实施例中，I/O链路1613代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块1618(例如eDRAM模块)之间的通信的封装I/O互连。在至少一个实施例中，处理器核心1602A-1602N和图形处理器1608中的每一个使用嵌入式存储器模块1618作为共享的最后一级高速缓存。

在至少一个实施例中，处理器核心1602A-1602N是执行公共指令集架构的同质核心。在至少一个实施例中，处理器核心1602A-1602N在指令集架构(ISA)方面是异构的，其中一个或更多个处理器核心1602A-1602N执行公共指令集，而一个或更多个其他处理器核心1602A-1602N执行公共指令集的子集或不同指令集。在至少一个实施例中，就微架构而言，处理器核心1602A-1602N是异构的，其中具有相对较高功耗的一个或更多个核心与具有较低功耗的一个或更多个功率核心耦合。在至少一个实施例中，处理器1600B可以在一个或更多个芯片上实现或被实现为SoC集成电路。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，部分或全部推理和/或训练逻辑615可以结合到处理器1600B中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用一个或更多个ALU，ALU体现在图16A中的图形核心1612、一个或更多个处理器核心1602A-1602N，或其他组件中。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图6B和/或图6C所示的逻辑以外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器1600B的ALU以执行一种或更多种机器学习算法、神经网络架构、用例或本文介绍的训练技术。

图16C是根据本文至少一个实施例的图形处理器核心1600C的硬件逻辑的框图。在至少一个实施例中，图形处理器核心1600C包含在图形核心阵列中。在至少一个实施例中，图形处理器核心1600C(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心1600C是一个图形核心切片的示例，并且本文的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心1600C可以包括与多个子核心1601A-1601F耦合的固定功能块1630，也称为子切片，其包括通用和固定功能逻辑的模块块。

在至少一个实施例中，固定功能块1630包括几何固定功能管线1636，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何和固定功能管线1636可以由图形处理器1600C中的所有子核心共享。在至少一个实施例中，几何和固定功能管线1636包括3D固定功能管线、视频前端单元，线程生成器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。

在固定的至少一个实施例中，固定功能块1630还包括图形SoC接口1637、图形微控制器1638和媒体管线1639。在至少一个实施例中，固定的图形SoC接口1637提供了图形核心1600C以及片上集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器1638是可编程子处理器，其可配置为管理图形处理器1600C的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线1639包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线1639经由对子核心1601-1601F内的计算或采样逻辑的请求来实现媒体操作。

在至少一个实施例中，SoC接口1637使图形核心1600C能够与通用应用程序处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的最后一级高速缓存、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口1637还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心1600C和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口1637还可以实现用于图形核心1600C的电源管理控制，并且启用图形核心1600C的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口1637使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线1639，或者当要执行图形处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何和固定功能管线1636，几何形状和固定功能管线1614)。

在至少一个实施例中，图形微控制器1638可以配置为对图形核心1600C执行各种调度和管理任务。在至少一个实施例中，图形微控制器1638可以在子核心1601A-1601F中的执行单元(EU)阵列1602A-1602F、1604A-1604F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在至少一个实施例中，在包括图形核心1600C的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器1638还可以促进图形核心1600C的低功率或空闲状态，从而为图形核心1600C提供在图形核心1600C内独立于操作系统和/或系统上的图形驱动程序软件的跨低功率状态转换的保存和恢复寄存器的能力。

在至少一个实施例中，图形核心1600C可以具有比所示的子核心1601A-1601F多或少达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心1600C还可以包括共享功能逻辑1610、共享和/或高速缓存存储器1612、几何/固定功能管线1614以及附加的固定功能逻辑1616以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑1610可以包括可由图形核心1600C内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。在至少一个实施例中，固定的、共享的和/或高速缓存存储器1612可以是图形核心1600C内的N个子核心1601A-1601F的最后一级高速缓存，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线1614来代替固定功能块1630内的几何/固定功能管线1636，并且可以包括相似的逻辑单元。

在至少一个实施例中，图形核心1600C包括附加的固定功能逻辑1616，其可以包括供图形核心1600C使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑1616包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何和固定功能管线1614、1636内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑1616中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。在至少一个实施例中，附加固定功能逻辑1616中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。

在至少一个实施例中，附加的固定功能逻辑1616还可包括机器学习加速逻辑，例如固定功能矩阵乘法逻辑，用于实现包括用于机器学习训练或推理的优化。

在至少一个实施例中，在每个图形子核心1601A-1601F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图形、媒体和计算操作。在至少一个实施例中，图形子核心1601A-1601F包括多个EU阵列1602A-1602F、1604A-1604F，线程分派和线程间通信(TD/IC)逻辑1603A-1603F，3D(例如，纹理)采样器1605A-1605F，媒体采样器1606A-1606F，着色器处理器1607A-1607F和共享本地存储器(SLM)1608A-1608F。EU阵列1602A-1602F、1604A-1604F每个都包含多个执行单元，这些执行单元是通用图形处理单元，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑1603A-1603F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器1605A-1605F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器1606A-1606F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心1601A-1601F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心1601A-1601F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器1608A-1608F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615的部分或全部可以被合并到图形处理器1610中。在至少一个实施例中，在至少一个实施例中，本文描述的训练和/或推理技术可以使用在图16B中的图形处理器1612、图形微控制器1638、几何和固定功能管线1614和1636或其他逻辑中体现的一个或更多个ALU。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图6B和/或图6C所示的逻辑以外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器1600C的ALU以执行一种或更多种本文介绍的机器学习算法、神经网络架构、用例或训练技术。

图16D-16E示出了根据至少一个实施例的包括图形处理器核心的处理元件的阵列的线程执行逻辑1600D。图16D示出了至少一个实施例，其中使用了线程执行逻辑1600D。图16E示出了根据至少一个实施例的执行单元的示例性内部细节。

如图16D中所示，在至少一个实施例中，线程执行逻辑1600D包括着色器处理器1602、线程分派器1604、指令高速缓存1606、包括多个执行单元1608A-1608N的可缩放执行单元阵列、一个或更多个采样器1610、数据高速缓存1612和数据端口1614。在至少一个实施例中，可缩放执行单元阵列可以例如基于工作负载的计算要求，通过启用或禁用一个或更多个执行单元(例如，执行单元1608A、1608B、1608C、1608D、通过1608N-1和1608N中的任意一个)来动态缩放。在至少一个实施例中，可缩放执行单元通过链路到每个执行单元的互连结构互连。在至少一个实施例中，线程执行逻辑1600D包括通过指令高速缓存1606、数据端口1614、采样器1610和执行单元1608A-1608N中的一个或更多个到存储器(诸如系统存储器或高速缓存存储器)的一个或更多个连接。在至少一个实施例中，每个执行单元(例如1608A)是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时针对每个线程并行处理多个数据元素。在至少一个实施例中，执行单元1608A-1608N的阵列可缩放以包括任意数量的单独执行单元。

在至少一个实施例中，执行单元1608A-1608N主要用于执行着色器程序。在至少一个实施例中，着色器处理器1602可以处理各种着色器程序并经由线程分派器1604来分派与着色器程序相关联的执行线程。在至少一个实施例中，线程分派器1604包括用于仲裁来自图形和媒体管线的线程初始化庆祝以及在执行单元1608A-1608N中的一个或更多个执行单元上实例化请求的线程的逻辑。在至少一个实施例中，在至少一个实施例中，几何管线可以将顶点、镶嵌或几何着色器分派到线程执行逻辑以进行处理。在至少一个实施例中，线程分派器1604还可以处理来自执行着色器程序的运行时线程产生请求。

在至少一个实施例中，执行单元1608A-1608N支持一种指令集，该指令集包括对许多标准3D图形着色器指令的本机支持，从而使图形库(例如Direct 3D和OpenGL)中的着色器程序只需最少的转换即可执行。在至少一个实施例中，执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。在至少一个实施例中，每个执行单元1608A-1608N包括一个或更多个算术逻辑单元(ALU)，能够执行多发出单指令多数据(SIMD)，并且多线程操作实现了高效的执行环境尽管有更高的延迟存储器访问。在至少一个实施例中，每个执行单元内的每个硬件线程具有专用的高带宽寄存器文件和相关的独立线程状态。在至少一个实施例中，执行是每个时钟到管线的多次发出，管线能够进行整数、单精度和双精度浮点运算、SIMD分支功能、逻辑运算、先验运算和其他其他运算。在至少一个实施例中，在等待来自存储器或共享功能之一的数据时，执行单元1608A-1608N内的依赖性逻辑使等待线程休眠直到返回了所请求的数据。在至少一个实施例中，当等待线程正在休眠时，硬件资源可以专用于处理其他线程。在至少一个实施例中，在至少一个实施例中，在与顶点着色器操作相关联的延迟期间，执行单元可以对像素着色器、片段着色器或另一类型的着色器程序(包括不同的顶点着色器)执行操作。

在至少一个实施例中，执行单元1608A-1608N中的每一个执行单元在数据元素的阵列上进行操作。在至少一个实施例中，多个数据元素是“执行大小”或指令的通道数。在至少一个实施例中，执行通道是用于指令内的数据元素访问、屏蔽和流控制的执行的逻辑单元。在至少一个实施例中，多个通道可以独立于用于特定图形处理器的多个物理算术逻辑单元(ALU)或浮点单元(FPU)。在至少一个实施例中，执行单元1608A-1608N支持整数和浮点数据类型。

在至少一个实施例中，执行单元指令集包括SIMD指令。在至少一个实施例中，各种数据元素可以作为封装数据类型存储在寄存器中，并且执行单元将基于那些元素的数据大小来处理各种元素。在至少一个实施例中，在至少一个实施例中，当对256位宽的向量进行操作时，将向量的256位存储在寄存器中，并且执行单元对向量进行操作，作为四个单独的64位打包数据元素(四字(QW)大小数据元素)、八个单独的32位打包数据元素(双字(DW)大小数据元素)、十六个单独的16位打包数据元素(单词(W)大小数据元素)或三十二个单独的8位数据元素(字节(B)大小的数据元素)。然而，在至少一个实施例中，不同的向量宽度和寄存器大小是可能的。

在至少一个实施例中，一个或更多个执行单元可以被组合成具有执行对于融合EU的线程控制逻辑(1607A-1607N)的融合执行单元1609A-1609N。在至少一个实施例中，可以将多个EU合并成一个EU组。在至少一个实施例中，融合EU组中的每个EU可以被配置为执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据各个实施例而变化。在至少一个实施例中，每个EU可以执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。在至少一个实施例中，每个融合图形执行单元1609A-1609N包括至少两个执行单元。在至少一个实施例中，在至少一个实施例中，融合执行单元1609A包括第一EU 1608A、第二EU 1608B以及第一EU 1608A和第二EU 1608B共有的线程控制逻辑1607A。在至少一个实施例中，线程控制逻辑1607A控制在融合图形执行单元1609A上执行的线程，从而允许融合执行单元1609A-1609N内的每个EU使用公共指令指针寄存器来执行。

在至少一个实施例中，一个或更多个内部指令高速缓存(例如1606)被包括在线程执行逻辑1600D中以高速缓存用于执行单元的线程指令。在至少一个实施例中，包括一个或更多个数据高速缓存(例如1612)以在线程执行期间高速缓存线程数据。在至少一个实施例中，包括采样器1610以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在至少一个实施例中，采样器1610包括专门的纹理或媒体采样功能，以在将采样数据提供给执行单元之前在采样过程中处理纹理或媒体数据。

在执行期间，在至少一个实施例中，图形和媒体管线通过线程产生和分派逻辑将线程发起请求发送到线程执行逻辑1600D。在至少一个实施例中，一旦一组几何对象已经被处理并光栅化成像素数据，则在着色器处理器1602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以进一步计算输出信息并且导致将结果写入输出表面(例如，颜色缓冲区、深度缓冲区、模板缓冲区等)。在至少一个实施例中，像素着色器或片段着色器计算要在光栅化对象上插值的各种顶点属性的值。在至少一个实施例中，着色器处理器1602内的像素处理器逻辑然后执行应用程序接口(API)提供的像素或片段着色器程序。在至少一个实施例中，为了执行着色器程序，着色器处理器1602经由线程分派器1604将线程分派到执行单元(例如1608A)。在至少一个实施例中，着色器处理器1602使用采样器1610中的纹理采样逻辑来访问存储在存储器中的纹理贴图中的纹理数据。在至少一个实施例中，对纹理数据和输入几何数据的算术运算为每个几何片段计算像素颜色数据，或者丢弃一个或更多个像素以进行进一步处理。

在至少一个实施例中，数据端口1614提供了一种用于线程执行逻辑1600D的存储器访问机制，以将处理后的数据输出到存储器以在图形处理器输出管线上进行进一步处理。在至少一个实施例中，数据端口1614包括或耦合到一个或更多个高速缓存存储器(例如，数据高速缓存1612)以高速缓存数据以便经由数据端口进行存储器访问。

如图16E所示，在至少一个实施例中，图形执行单元1608可以包括指令获取单元1637、通用寄存器文件阵列(GRF)1624、架构寄存器文件阵列(ARF)1626、线程仲裁器1622、发送单元1630、分支单元1632、一组SIMD浮点单元(FPU)1634，以及在至少一个实施例中，一组专用整数SIMD ALU 1635。在至少一个实施例中，GRF 1624和ARF 1626包括一组与可以在图形执行单元1608中活跃的每个同时硬件线程相关联的通用寄存器文件和架构寄存器文件。在至少一个实施例中，在ARF 1626中维护每个线程架构状态，而在线程执行期间使用的数据存储在GRF 1624中。在至少一个实施例中，每个线程的执行状态，包括每个线程的指令指针，可以被保存在ARF 1626中的线程专用寄存器中。

在至少一个实施例中，图形执行单元1608具有一种架构，该架构是同时多线程(SMT)和细粒度交错多线程(IMT)的组合。在至少一个实施例中，架构具有模块化配置，该模块化配置可以在设计时基于同时线程的目标数量和每个执行单元的寄存器数量来进行微调，其中执行单元资源在用于执行多个同时线程的逻辑上分配。

在至少一个实施例中，图形执行单元1608可以共同发布多个指令，每个指令可以是不同的指令。在至少一个实施例中，图形执行单元线程1608的线程仲裁器1622可以将指令分派到发送单元1630、分支单元1632或SIMD FPU 1632之一以供执行。在至少一个实施例中，每个执行线程可以访问GRF 1624中的128个通用寄存器，其中每个寄存器可以存储32个字节，可以作为32位数据元素的SIMD 8元素向量进行访问。在至少一个实施例中，每个执行单元线程可以访问GRF 1624中的4KB，尽管实施例不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在至少一个实施例中，尽管每个执行单元的线程数量也可以根据实施例而变化，但是最多可以同时执行七个线程。在其中七个线程可以访问4KB的至少一个实施例中，GRF 1624可以存储总共28KB。在至少一个实施例中，灵活的寻址模式可以允许将寄存器一起寻址以有效地建立更宽的寄存器或表示跨步的矩形块数据结构。

在至少一个实施例中，经由由消息传递发送单元1630执行的“发送”指令来调度存储器操作、采样器操作和其他更长延迟的系统通信。在至少一个实施例中，将分支指令分派到专门的分支单元1632促进SIMD发散和最终收敛。

在至少一个实施例中，图形执行单元1608包括一个或更多个SIMD浮点单元(FPU)1634，以执行浮点操作。在至少一个实施例中，一个或更多个FPU 1634还支持整数计算。在至少一个实施例中，一个或更多个FPU 1634可以SIMD执行多达M个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在至少一个实施例中，一个或更多个FPU中的至少一个提供扩展的数学能力以支持高吞吐量的先验数学函数和双精度64位浮点。在至少一个实施例中，还存在一组8位整数SIMD ALU 1635，并且可以被专门优化以执行与机器学习计算相关的操作。

在至少一个实施例中，可以在图形子核心分组(例如，子切片)中实例化图形执行单元1608的多个实例的阵列。在至少一个实施例中，执行单元1608可以跨多个执行通道执行指令。在至少一个实施例中，在图形执行单元1608上执行的每个线程在不同的通道上执行。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，推理和/或训练逻辑615的部分或全部可以被结合到执行逻辑1600D中。此外，在至少一个实施例中，可以使用除了图6B和/或图6C中所示的逻辑之外的逻辑来完成在此描述的推理和/或训练操作。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置执行逻辑1600D的ALU以执行一种或更多种机器学习算法、神经网络架构、用例或本文介绍的训练技术。

图17A示出了根据至少一个实施例的并行处理单元(“PPU”)1700A。在至少一个实施例中，PPU 1700A配置有机器可读代码，该机器可读代码如果由PPU 1700A执行，则使得PPU 1700A执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，PPU1700A是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 1700A执行的一组指令的实例。在至少一个实施例中，PPU 1700A是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如液晶显示器(“LCD”)设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU 1700A用于执行计算，诸如线性代数运算和机器学习运算。图17A仅出于说明性目的示出了示例并行处理器，并且应被解释为在本公开的范围内设想的处理器架构的非限制性示例，并且可以采用任何适当的处理器来对其进行补充和/或替代。

在至少一个实施例中，一个或更多个PPU 1700A配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，PPU 1700A配置成加速深度学习系统和应用程序，包括以下非限制性示例：自动驾驶汽车平台、深度学习、高精度语音、图像、文本识别系统、智能视频分析、分子模拟、药物发现、疾病诊断、天气预报、大数据分析、天文学、分子动力学模拟、财务建模、机器人技术、工厂自动化、实时语言翻译、在线搜索优化以及个性化用户推荐等。

在至少一个实施例中，PPU 1700A包括但不限于输入/输出(“I/O”)单元1706、前端单元1710、调度器单元1712、工作分配单元1714、集线器1716、交叉开关(“Xbar”)1720、一个或更多个通用处理集群(“GPC”)1718和一个或更多个分区单元(“存储器分区单元”)1722。在至少一个实施例中，PPU 1700A通过一个或更多个高速GPU互连(“GPU互连”)1708连接到主机处理器或其他PPU 1700A。在至少一个实施例中，PPU 1700A通过互联1702连接到主机处理器或其他外围设备。在一实施例中，PPU1700A连接到包括一个或更多个存储器设备(“存储器”)1704的本地存储器。在至少一个实施例中，存储器设备1704包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。

在至少一个实施例中，高速GPU互连1708可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个中央处理单元结合的一个或更多个PPU1700A(“CPU”)，支持PPU 1700A和CPU之间的缓存相干以及CPU主控。在至少一个实施例中，高速GPU互连1708通过集线器1716将数据和/或命令传输到PPU 1700A的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图17A中可能未明确示出的其他组件。

在至少一个实施例中，I/O单元1706配置为通过互联1702从主机处理器(图17A中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元1706直接通过互联1702或通过一个或更多个中间设备(例如存储器桥)与主机处理器通信。在至少一个实施例中，I/O单元1706可以经由互联1702与一个或更多个其他处理器(例如一个或更多个PPU 1700A)通信。在至少一个实施例中，I/O单元1706实现外围组件互连Express(“PCIe”)接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元1706实现用于与外部设备通信的接口。

在至少一个实施例中，I/O单元1706对经由互联1702接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 1700A执行各种操作的命令。在至少一个实施例中，I/O单元1706如命令所指定的那样将解码的命令发送到PPU 1700A的各种其他单元。在至少一个实施例中，命令被发送到前端单元1710和/或被发送到集线器1716或PPU1700A的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图17A中未明确示出)。在至少一个实施例中，I/O单元1706配置为在PPU 1700A的各种逻辑单元之间路由通信。

在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 1700A以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU1700A两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元1706通过互联1702传输的存储器请求连接到互联1702的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 1700A，使得前端单元1710接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 1700A的各个单元。

在至少一个实施例中，前端单元1710耦合到调度器单元1712，该调度器单元1712配置各种GPC 1718以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元1712配置为跟踪与调度器单元1712管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 1718，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元1712管理在一个或更多个GPC 1718上执行的多个任务。

在至少一个实施例中，调度器单元1712耦合到工作分配单元1714，该工作分配单元1714配置为分派任务以在GPC 1718上执行。在至少一个实施例中，工作分配单元1714跟踪从调度器单元1712接收到的多个调度任务并且工作分配单元1714管理每个GPC 1718的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如16个时隙)，这些时隙包含分配给要由特定的GPC 1718处理的任务；活跃任务池可包括用于由GPC 1718主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 1718中的一个完成任务的执行，该任务将从GPC 1718的活动任务池中逐出，并且从待处理任务池中选择其他任务之一，并安排其在GPC1718上执行。在至少一个实施例中，如果活跃任务在GPC 1718上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 1718中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 1718上执行。

在至少一个实施例中，工作分配单元1714经由XBar 1720与一个或更多个GPC1718通信。在至少一个实施例中，XBar 1720是互连网络，其将PPU 1700A的许多单元耦合到PPU 1700A的其他单元，并且可以配置为将工作分配单元1714耦合到特定的GPC 1718。在至少一个实施例中，一个或更多个PPU 1700A的其他单元也可以通过集线器1716连接到XBar1716。

在至少一个实施例中，任务由调度器单元1712管理，并由工作分配单元1714分配给GPC 1718之一。GPC 1718配置为处理任务并产生结果。

在至少一个实施例中，结果可以由GPC 1718中的其他任务消耗，通过XBar1716路由到不同的GPC 1718或存储在存储器1704中。在至少一个实施例中，结果可以通过分区单元1722写到存储器1704中，其实现了用于向存储器1704写入数据或从存储器1704读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连1708传输到另一PPU 1704或CPU。在至少一个实施例中，PPU 1700A包括但不限于U个分区单元1722，分区单元1722等于耦合到PPU 1700A的分离且不同的存储器设备1704的数量。在至少一个实施例中，下面将结合图17C更详细地描述分隔单元1722。

在至少一个实施例中，主机处理器执行驱动器核心，该驱动程序核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 1700A上执行。在一个实施例中，多个计算应用程序由PPU 1700A同时执行，并且PPU 1700A为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 1700A执行，并且驱动器核心将任务输出至由PPU 1700A处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令，结合图17C根据至少一个实施例更详细地描述了线程和协作线程。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。下文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给PPU 1700A的信息。在至少一个实施例中，PPU 1700A用于基于已由另一处理器或系统或PPU1700A训练过的训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，PPU 1700A可用于执行本文的一个或更多个神经网络用例。

图17B示出了根据至少一个实施例的通用处理集群(“GPC”)1700B。在至少一个实施例中，GPC 1700B是图17A的GPC 1718。在至少一个实施例中，每个GPC 1700B包括但不限于用于处理任务的多个硬件单元，并且每个GPC 1700B包括但不限于管线管理器1702、预光栅操作单元(“PROP”)1704、光栅引擎1708、工作分配交叉开关(“WDX”)1716、存储器管理单元(“MMU”)1718、一个或更多个数据处理集群(“DPC”)1706，以及部件的任何合适组合。

在至少一个实施例中，GPC 1700B的操作由管线管理器1702控制。在至少一个实施例中，管线管理器1702管理一个或更多个DPC 1706的配置，以处理分配给GPC 1700B的任务。在至少一个实施例中，管线管理器1702配置一个或更多个DPC 1706中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 1706配置为在可编程流式多处理器(“SM”)1714上执行顶点着色器程序。在至少一个实施例中，管线管理器1702配置为将从工作分配单元接收的数据包路由到GPC 1700B内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP1704和/或光栅引擎1708中的固定功能硬件单元，而可以将其他数据包路由到DPC 1706以由原始引擎1712或SM 1714进行处理。在至少一个实施例中，管线管理器1702配置DPC 1706中的至少一个以实现神经网络模型和/或计算管线。

在至少一个实施例中，PROP单元1704配置为在至少一个实施例中将由光栅引擎1708和DPC 1706生成的数据路由到分区单元1722中的光栅操作(“ROP”)单元，上面结合图17A更详细地描述。在至少一个实施例中，PROP单元1704配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎1708包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎1708包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎1708的输出包括将由任何适当的实体(例如，由在DPC 1706内实现的片段着色器)处理的片段。

在至少一个实施例中，包括在GPC 1700B中的每个DPC 1706包括但不限于M管线控制器(“MPC”)1710；图元引擎1712；一个或更多个SM1714；及其任何合适的组合。在至少一个实施例中，MPC 1710控制DPC1706的操作，将从管线管理器1702接收的分组路由到DPC 1706中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎1712，图元引擎1712配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 1714。

在至少一个实施例中，SM 1714包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 1714是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同的指令。在至少一个实施例中，SM 1714实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行相同指令的线程以提高效率。下文更详细地描述SM 1714的至少一个实施例。

在至少一个实施例中，MMU 1718在GPC 1700B和存储器分区单元(例如，图17A的分区单元1722)之间提供接口，并且MMU 1718提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 1718提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关联的推理和/或训练操作。下文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给GPC 1700B的信息。在至少一个实施例中，GPC 1700B用于基于已由另一处理器或系统或GPC1700B训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，GPC 1700B可用于执行本文的一个或更多个神经网络用例。

图17C示出了根据至少一个实施例的并行处理单元(“PPU”)的存储器分区单元1700C。在至少一个实施例中，存储器分区单元1700C包括但不限于光栅操作(“ROP”)单元1702；二级(“L2”)高速缓存1704；存储器接口1706；及其任何合适的组合。在至少一个实施例中，存储器接口1706耦合到存储器。在至少一个实施例中，存储器接口1706可以实现32、64、128、1024位数据总线，或类似的实现方式用于高速数据传输。在至少一个实施例中，PPU包括U个存储器接口1706、每对分区单元1700C的一个存储器接口1706，其中每对分区单元1700C连接到对应的存储器设备。在至少一个实施例中，在至少一个实施例中，PPU可以连接至多达Y个存储器设备，例如高带宽存储器堆栈或图形双数据速率版本5同步动态随机存取存储器(“GDDR5 SDRAM”)。

在至少一个实施例中，存储器接口1706实现高带宽存储器第二代(“HBM2”)存储器接口，并且Y等于U的一半。在至少一个实施例中，HBM2存储器堆栈位于与PPU相同的物理封装上，与GDDR5 SDRAM系统相比，可提供大量功率并节省面积。在至少一个实施例中，每个HBM2堆栈包括但不限于四个存储器管芯，且Y＝4，每个HBM2堆栈包括每个管芯两个128位通道，用于总共8个通道和1024位的数据总线宽度。在至少一个实施例中，存储器支持单错误校正双错误检测(“SECDED”)错误校正码(“ECC”)以保护数据。在至少一个实施例中，ECC为对数据损坏敏感的计算应用程序提供更高的可靠性。

在至少一个实施例中，PPU实现了多级存储器层次结构。在至少一个实施例中，存储器分区单元1700C支持统一存储器以为中央处理单元(“CPU”)和PPU存储器提供单个统一虚拟地址空间，从而实现虚拟存储器系统之间的数据共享。在至少一个实施例中，追踪PPU对位于其他处理器上的存储器的访问频率，以确保将存储器页面移动到更频繁地访问页面的PPU的物理存储器。在至少一个实施例中，高速GPU互连1708支持地址转换服务，其允许PPU直接访问CPU的页表，并通过PPU提供对CPU存储器的完全访问。

在至少一个实施例中，复制引擎在多个PPU之间或PPU与CPU之间传输数据。在至少一个实施例中，复制引擎可以为未被映射到页表中的地址生成页面错误，并且存储器分区单元1700C然后为页面错误提供服务，将地址映射到页表中，之后复制引擎执行传输。在至少一个实施例中，为多个处理器之间的多个复制引擎操作固定(在至少一个实施例中，不可分页)存储器，从而实质上减少了可用存储器。在至少一个实施例中，在硬件页面故障的情况下，可以将地址传递给复制引擎，而无需考虑是否驻留存储器页，并且复制过程是透明的。

根据至少一个实施例，来自图17A的存储器1704或其他系统存储器的数据由存储器分区单元1700C获取，并将其存储在L2高速缓存1704中，L2高速缓存1704位于芯片上并且在各种GPC之间共享。在至少一个实施例中，每个存储器分区单元1700C包括但不限于与对应的存储器设备相关联的L2高速缓存的至少一部分。在至少一个实施例中，在GPC内的各个单元中实现较低级别的高速缓存。在至少一个实施例中，每个SM 1714可以实现一级(“L1”)高速缓存，其中L1高速缓存是专用于特定SM 1714的私有存储器，并且从L2高速缓存1704中获取数据并将其存储在每个L1高速缓存中，用于在SM 1714的功能单元中进行处理。在至少一个实施例中，L2高速缓存1704耦合到存储器接口1706和XBar 1720。

在至少一个实施例中，ROP单元1702执行与像素颜色有关的图形光栅操作，诸如颜色压缩、像素混合等。在至少一个实施例中，ROP单元1702结合光栅引擎1708实施深度测试，从光栅引擎1708的剔除引擎接收与像素片段相关联的样本位置的深度。在至少一个实施例中，针对在与片段关联的样本位置的深度缓冲区中的相应深度测试深度。在至少一个实施例中，如果片段通过了针对样本位置的深度测试，则ROP单元1702更新深度缓冲区，并将深度测试的结果发送给光栅引擎1708。将意识到，分区单元1700C的数量可以不同于GPC的数量，因此，可以在至少一个实施例中将每个ROP单元1702耦合到每个GPC。在至少一个实施例中，ROP单元1702追踪从不同GPC接收到的分组，并且确定由ROP单元1702生成的结果通过XBar1720被路由到哪个结果。

图17D示出了根据至少一个实施例的流式多处理器(“SM”)1700D。在至少一个实施例中，SM 1700D是图17B的SM。在至少一个实施例中，SM 1700D包括但不限于指令高速缓存1702；一个或更多个调度器单元1704；寄存器文件1708；一个或更多个处理核心(“核心”)1710；一个或更多个特殊功能单元(“SFU”)1712；一个或更多个加载/存储单元(“LSU”)1714；互连网络1716；共享存储器/一级(“L1”)高速缓存1718；以及其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将该任务分配给SM 1700D之一。在至少一个实施例中，调度器单元1704从工作分配单元接收任务并管理分配给SM 1700D的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元1704调度线程块以作为并行线程的线程束来执行，其中每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元1704管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心1710、SFU 1712和LSU 1714)。

在至少一个实施例中，协作组可以指用于组织通信线程组的编程模型，其允许开发者表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，编程模型的应用程序提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块(在至少一个实施例中，小到单个线程)和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进行同步。在至少一个实施例中，编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。

在至少一个实施例中，调度单元1706配置为将指令发送到功能单元中的一个或更多个，并且调度器单元1704包括但不限于两个调度单元1706，该两个调度单元1706使得来自同一线程束的两个不同指令能够在每个时钟周期被调度。在至少一个实施例中，每个调度器单元1704包括单个调度单元1706或附加调度单元1706。

在至少一个实施例中，每个SM 1700D在至少一个实施例中包括但不限于寄存器文件1708，该寄存器文件1708为SM 1700D的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件1708在每个功能单元之间划分，从而为每个功能单元分配寄存器文件1708的专用部分。在至少一个实施例中，寄存器文件1708在由SM 1700D执行的不同线程束之间划分，并且寄存器文件1708为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM 1700D在至少一个实施例中，包括但不限于多个L个处理核心1710。在至少一个实施例中，SM 1700D包括但不限于大量(例如128个或更多)不同的处理核心1710。在至少一个实施例中，每个处理核心1710包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE754-2008标准。在至少一个实施例中，处理核心1710包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。

根据至少一个实施例，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心1710中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A×B+C，其中A、B、C和D是4×4矩阵。

在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA 9C++API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。

在至少一个实施例中，每个SM 1700D包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 1712。在至少一个实施例中，SFU 1712包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 1712包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM1700D执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存1718中。在至少一个实施例中，根据至少一个实施例，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 1700D包括但不限于两个纹理单元。

在至少一个实施例中，每个SM 1700D包括但不限于实现共享存储器/L1高速缓存1718与寄存器文件1708之间的加载和存储操作的N个LSU1714。在至少一个实施例中，互连网络1716将每个功能单元连接到寄存器文件1708，并且LSU 1714连接到寄存器文件1708和共享存储器/L1高速缓存1718。在至少一个实施例中，互连网络1716是交叉开关，其可以配置为将任何功能单元连接到寄存器文件1708中的任何寄存器，并且将LSU1714连接到寄存器文件1708和共享存储器/L1高速缓存1718中的存储器位置。

在至少一个实施例中，共享存储器/L1高速缓存1718是片上存储器的阵列，其在至少一个实施例中允许SM 1700D与图元引擎之间以及SM1700D中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存1718包括但不限于128KB的存储容量，并且位于从SM1700D到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存1718在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存1718、L2高速缓存和存储器中的一个或更多个是后备存储。

在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，并且纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存1718内的集成使共享存储器/L1高速缓存1718能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能图形处理单元，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行通用程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM 1700D执行程序并执行计算，使用共享存储器/L1高速缓存1718在线程之间进行通信，以及使用LSU 1714通过共享存储器/L1高速缓存1718和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 1700D向调度器单元1704写入可以用来在DPC上启动新工作的命令。

在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、精简指令集计算机(“RISC”)CPU，一个或更多个存储器管理单元(“MMU”)、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。

在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，该PPU可以是包括在主板的芯片组中的集成图形处理单元(“iGPU”)。

推理和/或训练逻辑615用于执行与一个或更多个实施例相关的推理和/或训练操作。本文结合图6B和/或图6C提供关于推理和/或训练逻辑615的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给SM 1700D的信息。在至少一个实施例中，SM 1700D用于基于已由另一处理器或系统或由SM1700D训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，SM 1700D可用于执行一个或更多个本文的神经网络用例。

在至少一个实施例中，单个半导体平台可以指唯一的单一基于半导体的集成电路或芯片。在至少一个实施例中，可以使用具有增加的连接性的多芯片模块，其模拟芯片上的操作，并且相对于利用中央处理单元(“CPU”)和总线实现方式进行了实质性的改进。在至少一个实施例中，根据用户的需求，各种模块也可以分开放置或以半导体平台的各种组合放置。

在至少一个实施例中，机器可读的可执行代码或计算机控制逻辑算法形式的计算机程序被存储在主存储器4ee04和/或辅助存储中。根据至少一个实施例，如果由一个或更多个处理器执行，则计算机程序使系统4ee00能够执行各种功能。在至少一个实施例中，存储器4ee04、存储和/或任何其他存储是计算机可读介质的可能示例。在至少一个实施例中，辅助存储可以指代任何合适的存储设备或系统，例如硬盘驱动器和/或可移除存储驱动器，其代表软盘驱动器、磁带驱动器、光盘驱动器、数字多功能盘(“DVD”)驱动器、记录设备、通用串行总线(“USB”)闪存等。在至少一个实施例中，各个先前附图的架构和/或功能是在CPU4ee02；并行处理系统4ee12；能够具有两个CPU 4ee02的至少部分能力的集成电路；并行处理系统4ee12；芯片组(例如，设计成作为执行相关功能的单元工作并出售的一组集成电路等)；以及集成电路的任何适当组合的环境中实现的。

在至少一个实施例中，各个先前附图的架构和/或功能在通用计算机系统、电路板系统、专用于娱乐目的的游戏控制台系统、专用系统等的环境中实现。在至少一个实施例中，计算机系统4ee00可以采取台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备、移动电话设备、电视、工作站、游戏机、嵌入式系统和/或任何其他类型的逻辑的形式。

在至少一个实施例中，并行处理系统4ee12包括但不限于多个并行处理单元(“PPU”)4ee14和相关联的存储器4ee16。在至少一个实施例中，PPU 4ee14经由互连4ee18和交换机4ee20或多路复用器连接到主机处理器或其他外围设备。在至少一个实施例中，并行处理系统4ee12在可并行化的PPU 4ee14上分配计算任务，例如，作为跨多个图形处理单元(“GPU”)线程块的计算任务分布的一部分。在至少一个实施例中，在PPU 4ee14中的一些或全部之间共享和访问存储器(例如，用于读取和/或写入访问)，尽管这种共享存储器可能引发相对于使用本地存储器和驻留在PPU4ee4ee上的寄存器的性能损失。在至少一个实施例中，通过使用命令(诸如__syncthreads())来同步PPU 4ee14的操作，其中块中的所有线程(例如，跨多个PPU 4ee14执行)在进行之前到达某个代码执行点。

其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。

除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数，而不是作为术语的定义。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。

除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言可以不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则“多个”表示复数的状态(例如，“多个项目”表示多个项目)。复数是至少两个项目，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则“基于”是指“至少部分基于”而不是“仅基于”。

除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的操作可以任何合适的顺序执行。在至少一个实施例中，诸如本文的那些过程(或其变形和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(在至少一个实施例中，作为被执行的结果)，使得计算机系统执行本文的操作。一组非暂时性计算机可读存储介质在至少一个实施例中，包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部代码，而是多个非暂时性计算机可读存储介质共同存储全部代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。

因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文的过程的操作的一个或更多个服务，并且这样的计算机系统被配置有使能实施操作的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机系统执行本文的操作，并且使得单个设备不执行所有操作。

本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。

本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。

在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。

除非另有明确说明，否则可以理解，在整个说明书中，“处理参考”、“计算”、“计算”、“确定”等之类是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。

以类似的方式，“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”进程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。

在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来实现。

尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况，可以以不同的方式分配和划分各种功能和职责。

此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性形式。