移位寄存器单元、栅极驱动电路、显示面板

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路、显示面板。

背景技术

相关技术中，为降低驱动晶体管在发光阶段的漏电流，像素驱动电路可以采用低温多晶氧化物(Low temperature polycrystalline oxide，LTPO)技术形成。

相应的，栅极驱动电路需要向像素驱动电路提供有效电平为低电平移位信号和有效电平为高电平的移位信号。相关技术中，显示面板通常设置两组栅极驱动电路，以分别提供上述两种栅极驱动信号。

然而，两组栅极驱动电路均需要分别设置一组时钟信号线以实现其正常驱动，较多的时钟信号线会增加显示面板的边框宽度。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

根据本公开的一个方面，提供一种移位寄存器单元，其中，移位寄存器单元包括：第一移位寄存器电路、第二移位寄存器电路，第一移位寄存器电路连接一信号端组和第一输出端，所述第一移位寄存器电路用于响应所述信号端组的信号向所述第一输出端输出第一移位信号；第二移位寄存器电路与所述第一移位寄存器电路连接，所述第二移位寄存器电路连接所述信号端组和第二输出端，所述第二移位寄存器电路用于响应所述信号端组的信号向所述第二输出端输出第二移位信号；其中，所述第一移位信号的有效电平和所述第二移位信号的有效电平逻辑相反。

本公开一种示例性实施例中，所述信号端组包括：输入信号端、第一时钟信号端、第二时钟信号端、第一电源端、第二电源端。所述第一移位寄存器电路包括：第一输入电路、第二输入电路、第一控制电路、第二控制电路、第一输出电路、第二输出电路、第一存储电路、第二存储电路。第一输入电路连接所述第一电源端、第一时钟信号端、第一节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第一节点；第二输入电路连接所述第一电源端、输入信号端、第二节点，用于响应所述输入信号端的信号将所述第一电源端的信号传输到所述第二节点；第一控制电路连接所述第一节点、第二节点、上拉节点，用于响应所述第二节点的信号将所述上拉节点的信号传输到所述第一节点，其中，所述上拉节点为第一时钟信号端或第二电源端；第二控制电路连接所述第一节点、第二节点、第二电源端、第二时钟信号端，用于响应所述第一节点、第二时钟信号端的信号将所述第二电源端的信号传输到所述第二节点；第一输出电路连接所述第二电源端、第一输出端、第一节点，用于响应所述第一节点的信号将所述第二电源端的信号传输到所述第一输出端；第二输出电路连接所述第二时钟信号端、第二节点、第一输出端，用于响应所述第二节点的信号将所述第二时钟信号端的信号传输到所述第一输出端；第一存储电路连接所述第一节点；第二存储电路连接所述第二节点。

本公开一种示例性实施例中，所述第一输入电路包括：第一晶体管，第一晶体管的第一极连接第一电源端，第二极连接第一节点，栅极连接第一时钟信号端。所述第二输入电路包括：第二晶体管，第二晶体管的第一极连接第一电源端，第二极连接第二节点，栅极连接输入信号端。所述第一控制电路包括：第三晶体管，第三晶体管的第一极连接所述第一节点，第二极连接所述上拉节点，栅极连接所述第二节点。所述第二控制电路包括：第四晶体管、第五晶体管，第四晶体管的第一极连接所述第二电源端，栅极连接所述第一节点；第五晶体管的第一极连接所述第四晶体管的第二极，第二极连接所述第二节点，栅极连接所述第二时钟信号端。所述第一输出电路包括：第六晶体管，第六晶体管的第一极连接所述第二电源端，第二极连接所述第一输出端，栅极连接所述第一节点。所述第二输出电路包括：第七晶体管，第七晶体管的第一极连接所述第二时钟信号端，第二极连接所述第一输出端，栅极连接所述第二节点。所述第一存储电路包括：第一电容，第一电容连接于所述第二电源端和所述第一节点之间。所述第二存储电路包括：第二电容，第二电容连接于所述第二节点和所述第一输出端之间。

本公开一种示例性实施例中，所述第一移位寄存器电路包括第二节点，所述信号端组包括至少一个时钟信号端，所述第二移位寄存器电路包括：控制电路、第三输出电路，控制电路连接所述第二节点、至少一个时钟信号端、第三节点，用于响应所述第二节点、至少一个时钟信号端的信号向所述第三节点输入控制信号；第三输出电路连接所述第三节点、至少一个时钟信号端、第二输出端，用于响应所述第三节点和至少一个时钟信号端的信号向所述第二输出端输入第二移位信号。

本公开一种示例性实施例中，至少一个时钟信号端包括：第一时钟信号端、第二时钟信号端，所述信号端组还包括：输入信号端、第一电源端、第二电源端；所述控制电路包括：第三输入电路、第四输入电路、第三存储电路、第一耦合电路、第三控制电路。第三输入电路连接所述第二电源端、第二节点、第二时钟信号端、第三节点，用于响应所述第二节点和所述第二时钟信号端的信号将所述第二电源端的信号传输到所述第三节点；第四输入电路连接所述第一电源端、第一时钟信号端、第三节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第三节点；第三存储电路连接于所述第三节点和第四节点之间；第一耦合电路连接于所述第四节点和所述第二时钟信号端之间；第三控制电路连接所述第四节点、第二节点、第二电源端，用于响应所述第二节点的信号将所述第二电源端的信号传输到所述第四节点；第三输出电路连接所述第一电源端、第二输出端、第三节点、第二电源端、第二节点、第二时钟信号端，用于响应所述第三节点的信号将所述第一电源端的信号传输到所述第二输出端，或用于响应所述第二节点和所述第二时钟信号端的信号将所述第二电源端的信号传输到所述第二输出端。

本公开一种示例性实施例中，所述第三输入电路包括：第八晶体管、第九晶体管，第八晶体管的第一极连接所述第二电源端，栅极连接所述第二节点；第九晶体管的第一极连接所述第八晶体管的第二极，第二极连接所述第三节点，栅极连接所述第二时钟信号端。所述第四输入电路包括：第十晶体管，第十晶体管的第一极连接所述第一电源端，第二极连接所述第三节点，栅极连接所述第一时钟信号端。所述第三控制电路包括：第十一晶体管，第十一晶体管的第一极连接所述第二电源端，第二极连接所述第四节点，栅极连接所述第二节点。所述第三输出电路包括：第十二晶体管、第十三晶体管、第十四晶体管，第十二晶体管的第一极连接所述第一电源端，第二极连接所述第二输出端，栅极连接所述第三节点；第十三晶体管的第一极连接所述第二电源端，栅极连接所述第二节点；第十四晶体管的第一极连接所述第十三晶体管的第二极，第二极连接所述第二输出端，栅极连接所述第二时钟信号端。所述第三存储电路包括：第三电容，第三电容连接于所述第三节点和第四节点之间。所述第一耦合电路包括：第四电容，第四电容连接于所述第四节点和所述第二时钟信号端之间。

本公开一种示例性实施例中，至少一个时钟信号端包括：第一时钟信号端、第二时钟信号端，所述信号端组还包括：输入信号端、第一电源端、第二电源端；所述控制电路包括：第三输入电路、第三控制电路、第一耦合电路、第四输入电路、第三存储电路。第三输入电路连接所述第二电源端、第二节点、第三节点，用于响应所述第二节点的信号将所述第二电源端的信号传输到所述第三节点；第三控制电路连接所述第一电源端、第二节点、第二电源端、第一时钟信号端、第四节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第四节点，以及用于响应所述第二节点的信号将所述第二电源端的信号传输到所述第四节点；第一耦合电路连接于所述第二时钟信号端和所述第四节点之间，用于将所述第一时钟信号端的信号耦合到所述第四节点；第四输入电路连接所述第四节点、第三节点，用于响应所述第四节点的信号将所述第四节点的信号传输到所述第三节点；第三存储电路连接所述第三节点。第三输出电路连接所述第一电源端、第二输出端、第三节点、第二时钟信号端、第二节点、第二电源端，用于响应所述第三节点的信号将所述第一电源端的信号传输到所述第二输出端，或用于响应所述第二节点、第二时钟信号端的信号将所述第二电源端的信号传输到所述第二输出端。

本公开一种示例性实施例中，所述第三输入电路包括：第八晶体管，第八晶体管的第一极连接所述第二电源端，第二极连接所述第三节点，栅极连接所述第二节点。所述第三控制电路包括：第九晶体管、第十晶体管，第九晶体管的第一极连接所述第一电源端，第二极连接所述第四节点，栅极连接所述第一时钟信号端；第十晶体管的第一极连接所述第二电源端，第二极连接所述第四节点，栅极连接所述第二节点。所述第一耦合电路包括：第三电容，第三电容连接于所述第二时钟信号端和所述第四节点之间。所述第四输入电路包括：第十一晶体管，第十一晶体管的第一极连接所述第四节点，第二极连接所述第三节点，栅极连接所述第四节点。所述第三存储电路包括：第四电容，第四电容连接于所述第三节点和所述第一电源端之间。所述第三输出电路包括：第十二晶体管、第十三晶体管、第十四晶体管，第十二晶体管的第一极连接所述第一电源端，第二极连接所述第二输出端，栅极连接所述第三节点；第十三晶体管的第一极连接所述第二电源端，栅极连接所述第二节点；第十四晶体管的第一极连接所述第十三晶体管的第二极，第二极连接所述第二输出端，栅极连接所述第二时钟信号端。

本公开一种示例性实施例中，所述信号端组包括：输入信号端、第一时钟信号端、第二时钟信号端、第一电源端、第二电源端。所述第一移位寄存器电路包括：第一输入电路、第二输入电路、第一控制电路、第二控制电路、第一输出电路、第二输出电路、第一存储电路、第二存储电路。第一输入电路连接所述第一电源端、第一时钟信号端、第一节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第一节点；第二输入电路连接所述第一时钟信号端、输入信号端、第二节点，用于响应所述第一时钟信号端的信号将所述输入信号端的信号传输到所述第二节点；第一控制电路连接所述第一节点、第二节点、第一时钟信号端，用于响应所述第二节点的信号将所述第一时钟信号端的信号传输到所述第一节点；第二控制电路连接所述第一节点、第二节点、第二电源端、第二时钟信号端，用于响应所述第一节点、第二时钟信号端的信号将所述第二电源端的信号传输到所述第二节点；第一输出电路连接所述第二电源端、第一输出端、第一节点，用于响应所述第一节点的信号将所述第二电源端的信号传输到所述第一输出端；第二输出电路连接所述第二时钟信号端、第二节点、第一输出端，用于响应所述第二节点的信号将所述第二时钟信号端的信号传输到所述第一输出端；第一存储电路连接所述第一节点；第二存储电路连接所述第二节点。

本公开一种示例性实施例中，所述第一输入电路包括：第一晶体管，第一晶体管的第一极连接第一电源端，第二极连接第一节点，栅极连接第一时钟信号端。所述第二输入电路包括：第二晶体管，第二晶体管的第一极连接输入信号端，第二极连接所述第二节点，栅极连接所述第一时钟信号端。所述第一控制电路包括：第三晶体管，第三晶体管的第一极连接所述第一节点，第二极连接所述第一时钟信号端，栅极连接所述第二节点。第二控制电路包括：第四晶体管、第五晶体管，第四晶体管的第一极连接所述第二电源端，栅极连接所述第一节点；第五晶体管的第一极连接所述第四晶体管的第二极，第二极连接所述第二节点，栅极连接所述第二时钟信号端。第一输出电路包括：第六晶体管，第六晶体管的第一极连接所述第二电源端，第二极连接所述第一输出端，栅极连接所述第一节点。第二输出电路包括：第七晶体管，第七晶体管的第一极连接所述第二时钟信号端，第二极连接所述第一输出端，栅极连接所述第二节点。所述第一存储电路包括：第一电容，第一电容连接于所述第二电源端和所述第一节点之间。所述第二存储电路包括：第二电容，第二电容连接于所述第二节点和所述第一输出端之间。

本公开一种示例性实施例中，其中，所述信号端组包括输入信号端和至少一个时钟信号端；所述第二移位寄存器电路包括：控制电路、第三输出电路，控制电路连接所述输入信号端、至少一个时钟信号端、第三节点，用于响应所述输入信号端、至少一个时钟信号端的信号向所述第三节点输入控制信号；第三输出电路，连接所述第三节点、输入信号端、第二输出端，用于响应所述第三节点、输入信号端的信号向所述第二输出端输入第二移位信号。

本公开一种示例性实施例中，至少一个时钟信号端包括第一时钟信号端、第二时钟信号端，所述信号端组还包括：第一电源端、第二电源端；所述控制电路包括：第三输入电路、第三控制电路、第一耦合电路、第四输入电路、第三存储电路。第三输入电路连接所述第二时钟信号端、输入信号端、第三节点，用于响应所述输入信号端的信号将所述第二时钟信号端的信号传输到所述第三节点；第三控制电路连接所述第一电源端、第一时钟信号端、第四节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第四节点；第一耦合电路连接于所述第二时钟信号端和所述第四节点之间，用于将所述第二时钟信号端的信号耦合到所述第四节点；第四输入电路连接所述第四节点、第三节点，用于响应所述第四节点的信号将所述第四节点的信号传输到所述第三节点；第三存储电路连接于所述第三节点。第三输出电路连接所述第一电源端、第三节点、第二输出端、输入信号端、第二电源端，用于响应所述第三节点的信号将所述第一电源端的信号传输到所述第二输出端，或用于响应所述输入信号端的信号将所述第二电源端的信号传输到所述第二输出端。

本公开一种示例性实施例中，所述第三输入电路包括：第八晶体管，第八晶体管的第一极连接所述第二时钟信号端，第二极连接所述第三节点，栅极连接所述输入信号端。所述第三控制电路包括：第九晶体管，第九晶体管的第一极连接所述第一电源端，第二极连接所述第四节点，栅极连接所述第一时钟信号端。所述第一耦合电路包括：第三电容，第三电容连接于所述第四节点和所述第二时钟信号端之间。所述第二输入电路包括：第十晶体管，第十晶体管的第一极连接所述第四节点，第二极连接所述第三节点，栅极连接所述第四节点。所述第三存储电路包括：第四电容，第四电容连接于所述第三节点和所述第一电源端之间。所述第三输出电路包括：第十一晶体管，第十二晶体管，第十一晶体管的第一极连接所述第一电源端，第二极连接所述第二输出端，栅极连接所述第三节点；第十二晶体管的第一极连接所述第二电源端，第二极连接所述第二输出端，栅极连接所述输入信号端。

本公开一种示例性实施例中，所述第二移位寄存器电路包括至少一个N型晶体管和至少一个P型晶体管。

本公开一种示例性实施例中，至少一个时钟信号端包括第一时钟信号端、第二时钟信号端，所述信号端组还包括：第一电源端、第二电源端；所述控制电路包括：第三控制电路、第一耦合电路、第三输入电路、第三存储电路，第三控制电路连接所述第一时钟信号端、第一电源端、第四节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第四节点；第一耦合电路连接于所述第四节点和所述第二时钟信号端之间，用于将所述第二时钟信号端的信号耦合到所述第四节点；第三输入电路连接所述第四节点、第三节点，用于响应所述第四节点的信号将所述第四节点的信号传输到所述第三节点；第三存储电路连接所述第三节点。第三输出电路连接所述第一电源端、第二输出端、输入信号端、第三节点、输入信号端、第二电源端，用于响应所述输入信号端和所述第三节点的信号将所述第一电源端的信号传输到所述第二输出端，或用于响应所述输入信号端的信号将所述第二电源端的信号传输到所述第二输出端。

本公开一种示例性实施例中，所述第一到第七晶体管为P型晶体管。所述第三控制电路包括：第八晶体管，第八晶体管的第一极练级所述第一电源端，第二极连接所述第四节点，栅极连接所述第一时钟信号端。所述第一耦合电路包括：第三电容，第三电容连接于所述第四节点和所述第二时钟信号端之间。所述第三输入电路包括：第九晶体管，第九晶体管的第一极连接所述第四节点，第二极连接所述第三节点，栅极连接所述第四节点。所述第三存储电路包括：第四电容，第四电容连接于所述第三节点和所述第一电源端之间。所述第三输出电路包括：第十晶体管、第十一晶体管、第十二晶体管，第十晶体管的第一极连接所述第一电源端，栅极连接所述输入信号端；第十一晶体管的第一极连接所述第十晶体管的第二极，第二极连接所述第二输出端，栅极连接所述第三节点；第十二晶体管的第一极连接所述第二电源端，第二极连接所述第二输出端，栅极连接所述输入信号端。其中，第十晶体管为N型晶体管，第八晶体管、第九晶体管、第十一晶体管、第十二晶体管为P型晶体管。

本公开一种示例性实施例中，至少一个时钟信号端包括第一时钟信号端、第二时钟信号端，所述信号端组还包括：第一电源端、第二电源端；所述控制电路包括：第三输入电路、第三控制电路、第一耦合电路、第四输入电路、第三输出电路、第三存储电路。第三输入电路连接所述第二时钟信号端、输入信号端、第三节点，用于响应所述输入信号端的信号将所述第二时钟信号端的信号传输到所述第三节点；第三控制电路连接所述第一电源端、第一时钟信号端、第四节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第四节点；第一耦合电路连接于所述第二时钟信号端和所述第四节点之间，用于将所述第二时钟信号端的信号耦合到所述第四节点；第四输入电路连接所述第四节点、第三节点、第一时钟信号端，用于响应所述第四节点、第一时钟信号端的信号将所述第四节点的信号传输到所述第三节点。第三输出电路连接所述第一电源端、第二输出端、第二电源端、输入信号端，用于响应所述第三节点的信号将所述第一电源端的信号传输到所述第二输出端，或用于响应所述输入信号端的信号将所述第二电源端的信号传输到所述第二输出端；第三存储电路连接所述第三节点。

本公开一种示例性实施例中，所述第一到第七晶体管为P型晶体管。所述第三输入电路包括：第八晶体管，第八晶体管的第一极连接所述第二时钟信号端，第二极连接所述第三节点，栅极连接所述输入信号端。所述第三控制电路包括：第九晶体管，第九晶体管的第一极连接所述第一电源端，第二极连接所述第四节点，栅极连接所述第一时钟信号端。所述第一耦合电路包括：第三电容，第三电容连接于所述第二时钟信号端和所述第四节点之间。所述第四输入电路包括：第十晶体管、第十一晶体管，第十晶体管的第一极连接所述第四节点，栅极连接所述第四节点；第十一晶体管的第一极连接所述第十晶体管的第二极，第二极连接所述第三节点，栅极连接所述第一时钟信号端。所述第三输出电路包括：第十二晶体管、第十三晶体管，第十二晶体管的第一极连接所述第一电源端，第二连接所述第二输出端，栅极连接所述第三节点；第十三晶体管的第一极连接所述第二电源端，第二极连接所述第二输出端，栅极连接所述输入信号端。所述第三存储电路包括：第四电容，第四电容连接所述第三节点和所述第一电源端之间。其中，所述第十一晶体管为N型晶体管，所述第八晶体管、第九晶体管、第十晶体管、第十二晶体管、第十三晶体管为P型晶体管。

根据本公开的一个方面，提供一种栅极驱动电路，其中，包括：上述的移位寄存器单元。

根据本公开的一个方面，提供一种显示面板，其中，包括：像素驱动电路和上述的栅极驱动电路。所述像素驱动电路包括P型驱动晶体管、N型开关晶体管、P型开关晶体管，所述N型开关晶体管的第一极连接所述驱动晶体管的栅极，所述P型开关晶体管的第一极连接所述驱动晶体管的第一极。所述栅极驱动电路中移位寄存器单元的第一输出端用于向所述P型开关晶体管提供栅极驱动信号，所述栅极驱动电路中移位寄存器单元的第二输出端用于向所述N型开关晶体管提供栅极驱动信号。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中像素驱动电路的电路结构示意图；

图2为图1像素驱动电路一种驱动方法中各节点的时序图；

图3为相关技术中一种栅极驱动电路的结构示意图；

图4为图3中各节点的时序图；

图5为相关技术中一种栅极驱动电路的结构示意图；

图6为图5中各节点的时序图；

图7为本公开移位寄存器单元一种示例性实施例的结构示意图；

图8为本公开移位寄存器单元一种示例性实施例的结构示意图；

图9为图8中各节点的时序图；

图10为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图11为图10中各节点的时序图；

图12为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图13为图12中各节点的时序图；

图14为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图15为图14中各节点的时序图；

图16为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图17为图16中各节点的时序图；

图18为图16所示移位寄存器单元在第一阶段的状态图；

图19为图16所示移位寄存器单元在第二阶段的状态图；

图20为图16所示移位寄存器单元在第五阶段的状态图；

图21为图16所示移位寄存器单元在第六阶段的状态图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1所示，为相关技术中像素驱动电路的电路结构示意图。该像素驱动电路可以包括：驱动晶体管T3、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、电容C。其中，第四晶体管T4的第一极连接数据信号端Da、第二极连接驱动晶体管T3的第一极，栅极连接第二栅极驱动信号端G2；第五晶体管T5的第一极连接第一电源端VDD，第二极连接驱动晶体管DT的第一极，栅极连接使能信号端EM；驱动晶体管T3的栅极连接节点N；第二晶体管T2的第一极连接节点N，第二极连接驱动晶体管T3的第二极，栅极连接第一栅极驱动信号端G1；第六晶体管T6的第一极连接驱动晶体管T3的第二极，第二极连接第七晶体管T7的第一极，栅极连接使能信号端EM，第七晶体管T7的第二极连接初始信号端Vinit，栅极连接第二复位信号端Re2；第一晶体管T1的第一极连接节点N，第二极连接初始信号端Vinit，栅极连接第一复位信号端Re1，电容C连接于第一电源端VDD和节点N之间。该像素驱动电路可以连接一发光单元OLED，用于驱动该发光单元OLED发光，发光单元OLED可以连接于第六晶体管T6的第二极和第二电源端VSS之间。其中，第一晶体管T1和第二晶体管T2可以为N型金属氧化物晶体管，N型金属氧化物晶体管具有较小的漏电流，从而可以避免发光阶段，节点N通过第一晶体管T1和第二晶体管T2漏电。同时，驱动晶体管T3、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7可以为低温多晶体硅晶体管，低温多晶硅晶体管具有较高的载流子迁移率，从而有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。

如图2所示，为图1像素驱动电路一种驱动方法中各节点的时序图。其中，G1表示第一栅极驱动信号端G1的时序，G2表示第二栅极驱动信号端G2的时序，Re1表示第一复位信号端Re1的时序，Re2表示第二复位信号端Re2的时序，EM表示使能信号端EM的时序，Da表示数据信号端Da的时序。该像素驱动电路的驱动方法可以包括复位阶段t1、补偿阶段t2、发光阶段t3。在复位阶段t1：第一复位信号端Re1输出高电平信号，第一晶体管T1导通，初始信号端Vinit向节点N输入初始化信号。在补偿阶段t2：第一栅极驱动信号端G1输出高电平信号，第二栅极驱动信号端G2输出低电平信号，第二复位信号端Re2输出低电平信号，第二晶体管T2、第四晶体管T4、第七晶体管T7导通，数据信号端Da输出驱动信号以向节点N写入电压Vdata+Vth，其中Vdata为驱动信号的电压，Vth为驱动晶体管DT的阈值电压，同时初始信号端Vinit向第六晶体管T6第二极输入初始化信号。发光阶段t3：使能信号端EM输出低电平信号，第六晶体管T6、第五晶体管T5导通，驱动晶体管DT在电容C存储的电压Vdata+Vth作用下发光。根据驱动晶体管输出电流公式I＝(μWCox/2L)(Vgs-Vth)

根据图2可以看出，该像素驱动电路中的第一栅极驱动信号端G1和第二栅极驱动信号端G2分别需要接收极性相反的两种驱动信号，第一复位信号端Re1和第二复位信号端Re2别需要接收极性相反的两种驱动信号。如图3-6所示，图3为相关技术中一种栅极驱动电路的结构示意图，图4为图3中各节点的时序图，图5为相关技术中一种栅极驱动电路的结构示意图，图6为图5中各节点的时序图，其中，图6中的CK3向下一级移位寄存器单元的CK4端提供信号。其中，在图3中，该栅极驱动电路包括十二个开关晶体管T1-T12、四个电容C1-C4，四个时钟信号端CK、CK1、CK2、CB，该栅极驱动电路可以向图1所示像素驱动电路中的第一栅极驱动信号端G1和第一复位信号端Re1提供驱动信号。图5中，该栅极驱动电路包括十三个开关晶体管T1-T13，三个电容C1-C3、三个时钟信号端CK1、CK2、CK4，该栅极驱动电路可以向图1所示像素驱动电路中的第一栅极驱动信号端G1和第一复位信号端Re1提供驱动信号。然而，如图3、5所示，上述两种栅极驱动电路具有较多的时钟信号端，从而需要较多的时钟信号线向其提供时钟信号。此外，显示面板通常设置两组栅极驱动电路，以分别提供上述两种极性相反的驱动信号，且两组栅极驱动电路均需要分别设置一组时钟信号线以实现其正常驱动，从而在相关技术中，显示面板需要在非显示区设置较多的时钟信号线，较多的时钟信号线会增加显示面板的边框宽度。

基于此，本示例性实施例提供一种移位寄存器单元，如图7所示，为本公开移位寄存器单元一种示例性实施例的结构示意图。其中，移位寄存器单元可以包括：第一移位寄存器电路1、第二移位寄存器电路2，第一移位寄存器电路1可以连接一信号端组3和第一输出端OUT1，所述第一移位寄存器电路1用于响应所述信号端组3的信号向所述第一输出端OUT1输出第一移位信号；第二移位寄存器电路2可以与所述第一移位寄存器电路1连接，所述第二移位寄存器电路2连接所述信号端组3和第二输出端OUT2，所述第二移位寄存器电路2用于响应所述信号端组3的信号向所述第二输出端OUT2输出第二移位信号；其中，所述第一移位信号的有效电平和所述第二移位信号的有效电平逻辑相反。其中，所述信号端组3可以包括至少一个信号端。

本示例性实施例中，第一输出端可以用于向图1中的P型晶体管提供栅极驱动信号，第二输出端可以用于向图1中的N型晶体管提供栅极驱动信号。该移位寄存器单元既能实现输出两种极性相反的驱动信号，也可以通过第一移位寄存器电路和第二移位寄存器电路共用信号端组的方式减少显示面板非显示区中信号线的数量，以实现较小的显示板面边框。

如图8所示，为本公开移位寄存器单元一种示例性实施例的结构示意图。所述第一移位寄存器电路可以包括第二节点N2，所述信号端组可以包括至少一个时钟信号端(例如，可以包括第一时钟信号端CLK1、第二时钟信号端CLK2)，所述第二移位寄存器电路可以包括：控制电路3、第三输出电路26，控制电路3可以连接所述第二节点N2、至少一个时钟信号端、第三节点N3，用于响应所述第二节点N2、至少一个时钟信号端的信号向所述第三节点N3输入控制信号；第三输出电路26可以连接所述第三节点N3、至少一个时钟信号端、第二输出端OUT2，用于响应所述第三节点N3和至少一个时钟信号端的信号向所述第二输出端OUT2输入第二移位信号。其中，控制电路连接的时钟信号端的数量和第三输出电路连接的时钟信号端的数量可以相同也可以不同，此外，控制电路和第三输出电路可以连接不同或相同的时钟信号端。需要说明的是，所述第一移位寄存器电路包括第二节点N2，可以理解为，第二节点N2为所述第一移位寄存器电路中的一个信号输出节点。

至少一个时钟信号端可以包括第一时钟信号端CLK1、第二时钟信号端CLK2，所述信号端组还可以包括：输入信号端INPUT、第一电源端VGL、第二电源端VGH。所述第一移位寄存器电路可以包括：第一输入电路11、第二输入电路12、第一控制电路13、第二控制电路14、第一输出电路15、第二输出电路16、第一存储电路17、第二存储电路18。第一输入电路11可以连接所述第一电源端VGL、第一时钟信号端CLK1、第一节点N1，用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第一节点N1；第二输入电路可以连接所述第一电源端VGL、输入信号端INPUT、第二节点N2，用于响应所述输入信号端INPUT的信号将所述第一电源端VGL的信号传输到所述第二节点N2；第一控制电路13可以连接所述第一节点N1、第二节点N2、第二电源端VGH，用于响应所述第二节点N2的信号将所述第二电源端VGH的信号传输到所述第一节点N1；第二控制电路14可以连接所述第一节点N1、第二节点N2、第二电源端VGH、第二时钟信号端CLK2，用于响应所述第一节点N1、第二时钟信号端CLK2的信号将所述第二电源端VGH的信号传输到所述第二节点N2；第一输出电路15可以连接所述第二电源端VGH、第一输出端OUT1、第一节点N1，用于响应所述第一节点N1的信号将所述第二电源端VGH的信号传输到所述第一输出端OUT1；第二输出电路16可以连接所述第二时钟信号端CLK2、第二节点N2、第一输出端OUT1，用于响应所述第二节点N2的信号将所述第二时钟信号端CLK2的信号传输到所述第一输出端OUT1；第一存储电路17可以连接所述第一节点N1；第二存储电路18可以连接所述第二节点N2。

需要说明的是，在其他示例性实施例中，第一控制电路13也可以连接所述第一节点N1、第二节点N2、第一时钟信号的CLK1，用于响应所述第二节点N2的信号将所述第一时钟信号的CLK1的信号传输到所述第一节点N1。

本示例性实施例中，如图8所示，所述第一输入电路11可以包括：第一晶体管T1，第一晶体管T1的第一极连接第一电源端VGL，第二极连接第一节点N1，栅极连接第一时钟信号端CLK1。所述第二输入电路12可以包括：第二晶体管T2，第二晶体管T2的第一极连接第一电源端VGL，第二极连接第二节点N2，栅极连接输入信号端INPUT。所述第一控制电路13可以包括：第三晶体管T3，第三晶体管T3的第一极连接所述第一节点N1，第二极连接所述第二电源端VGH，栅极连接所述第二节点N2。所述第二控制电路14可以包括：第四晶体管T4、第五晶体管T5，第四晶体管T4的第一极连接所述第二电源端VGH，栅极连接所述第一节点N1；第五晶体管T5的第一极连接所述第四晶体管T4的第二极，第二极连接所述第二节点N2，栅极连接所述第二时钟信号端。所述第一输出电路15可以包括：第六晶体管T6，第六晶体管T6的第一极连接所述第二电源端VGH，第二极连接所述第一输出端OUT1，栅极连接所述第一节点N1。所述第二输出电路16可以包括：第七晶体管T7，第七晶体管T7的第一极连接所述第二时钟信号端CLK2，第二极连接所述第一输出端OUT1，栅极连接所述第二节点N2。所述第一存储电路17可以包括：第一电容C1，第一电容C1连接于所述第二电源端VGH和所述第一节点N1之间。所述第二存储电路18可以包括：第二电容C2，第二电容C2连接于所述第二节点N2和所述第一输出端OUT1之间。

本示例性实施例中，如图8所示，所述控制电路3可以包括：第三输入电路21、第四输入电路22、第三存储电路25、第一耦合电路24、第三控制电路23。第三输入电路21可以连接所述第二电源端VGH、第二节点N2、第二时钟信号端CLK2、第三节点N3，用于响应所述第二节点N2和所述第二时钟信号端CLK2的信号将所述第二电源端VGH的信号传输到所述第三节点N3；第四输入电路22可以连接所述第一电源端VGL、第一时钟信号端CLK1、第三节点N3，用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第三节点N3；第三存储电路25可以连接于所述第三节点N3和第四节点N4之间；第一耦合电路24可以连接于所述第四节点N4和所述第二时钟信号端CLK2之间；第三控制电路23可以连接所述第四节点N4、第二节点N2、第二电源端VGH，用于响应所述第二节点N2的信号将所述第二电源端VGH的信号传输到所述第四节点N4。第三输出电路26可以连接所述第一电源端VGL、第二输出端OUT2、第三节点N3、第二电源端VGH、第二节点N2、第二时钟信号端CLK2，用于响应所述第三节点N3的信号将所述第一电源端VGL的信号传输到所述第二输出端OUT2，或用于响应所述第二节点N2和所述第二时钟信号端CLK2的信号将所述第二电源端VGH的信号传输到所述第二输出端OUT2。

本示例性实施例中，所述第三输入电路21可以包括：第八晶体管T8、第九晶体管T9，第八晶体管T8的第一极连接所述第二电源端VGH，栅极连接所述第二节点N2；第九晶体管T9的第一极连接所述第八晶体管T8的第二极，第二极连接所述第三节点N3，栅极连接所述第二时钟信号端CLK2。所述第四输入电路22可以包括：第十晶体管T10，第十晶体管T10的第一极连接所述第一电源端VGL，第二极连接所述第三节点N3，栅极连接所述第一时钟信号端CLK1。所述第三控制电路23可以包括：第十一晶体管T11，第十一晶体管T11的第一极连接所述第二电源端VGH，第二极连接所述第四节点N4，栅极连接所述第二节点N2。所述第三输出电路26可以包括：第十二晶体管T12、第十三晶体管T13、第十四晶体管T14，第十二晶体管T12的第一极连接所述第一电源端VGL，第二极连接所述第二输出端OUT2，栅极连接所述第三节点N3；第十三晶体管T13的第一极连接所述第二电源端VGH，栅极连接所述第二节点N2；第十四晶体管T14的第一极连接所述第十三晶体管T13的第二极，第二极连接所述第二输出端OUT2，栅极连接所述第二时钟信号端CLK2。所述第三存储电路25可以包括：第三电容C3，第三电容C3连接于所述第三节点N3和第四节点N4之间。所述第一耦合电路24可以包括：第四电容C4，第四电容C4连接于所述第四节点N4和所述第二时钟信号端CLK2之间。

本示例性实施例中，第一到第十四晶体管可以为P型晶体管，第一电源端可以为低电平信号端，第二电源端可以为高电平信号端。应该理解的是，在其他示例性实施例中，第一到第十四晶体管也可以为N型晶体管。第一输入电路11、第二输入电路12、第一控制电路13、第二控制电路14、第一输出电路15、第二输出电路16、第一存储电路17、第二存储电路18、第三输入电路21、第四输入电路22、第三存储电路25、第一耦合电路24、第三控制电路23、第三输出电路26还可以为其他结构。

如图9所示，为图8中各节点的时序图，其中，INPUT为输入信号端的时序，OUT1为第一输出端的时序，OUT2为第二输出端的时序，CLK1为第一时钟信号端的时序，CLK2为第二时钟信号端的时序。该移位寄存器单元的驱动方法可以包括8个阶段。

其中，在第一阶段T1：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第二节点N2保持上一时段的高电平状态，第一电源端VGL向第一节点N1输入低电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第十晶体管T10导通，第一电源端VGL向第三节点N3输入低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第二阶段T2：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第三节点N3维持上一阶段的低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第三阶段T3：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第二节点N2保持上一时段的高电平状态，第一电源端VGL向第一节点N1输入低电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第十晶体管T10导通，第一电源端VGL向第三节点N3输入低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第四阶段T4：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第三节点N3维持上一阶段的低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第五阶段T5：输入信号端INPUT、第一时钟信号端CLK1输出低电平信号，第二时钟信号端CLK2输出高电平信号，第一晶体管T1和第二晶体管T2导通，第一电源端VGL向第二节点N2和第一节点N1输入低电平信号，第二时钟信号端CLK2和第二电源端VGH同时向第一输出端OUT1输入高电平信号；同时，第十晶体管T10导通，第一电源端向第三节点输入低电平信号，第十二晶体管导通，第一电源端向第二输出端输入低电平信号。

在第六阶段：输入信号端INPUT、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第二节点维持上一阶段的低电平信号，第三晶体管导通，第二电源端向第一节点输入高电平信号，以关断第六晶体管，第七晶体管导通，第二时钟信号端向第一输出端输入低电平信号；同时，第八晶体管和第九晶体管导通，第二电源端向第三节点输入高电平信号以关断第十二晶体管，第十三晶体管、第十四晶体管导通，第二电源端向第二输出端输入高电平信号。

在第七阶段：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端输出低电平信号，第二节点维持上一阶段的低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第六开关单元导通，第二电源端向第一输出端输入高电平信号；同时，第十晶体管导通，第一电源端向第三节点输入低电平信号，第十二晶体管T12导通，第一电源端向第二输出端输入低电平信号。

在第八阶段：输入信号端、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第一节点维持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端向第二节点和第一输出端输入高电平信号；同时，第三节点维持上一阶段的低电平信号，第二输出端输出低电平信号。

其中，在第五阶段、第六阶段、第七阶段第十一晶体管T11导通，第二电源端向第四节点输入稳定的电压，以避免在电容C3、C4耦合作用下，第二时钟信号端CLK2的电压波动对第三节点N3的电压造成影响，从而避免了由于第三节点电压波动而造成第二输出端发生电压波动。此外，在第八阶段，第二节点输出高电平信号，第十一晶体管关断，第二时钟信号端的信号从高电平变为低电平，第三节点的电压会在电容C3、C4耦合作用下降低，从而使得第二输出端输出充分低的低电平信号。

如图10所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述第一移位寄存器电路可以包括第二节点N2，所述信号端组可以包括至少一个时钟信号端(例如，可以包括第一时钟信号端CLK1、第二时钟信号端CLK2)，所述第二移位寄存器电路可以包括：控制电路3、第三输出电路26，控制电路3可以连接所述第二节点N2、至少一个时钟信号端、第三节点N3，用于响应所述第二节点N2、至少一个时钟信号端的信号向所述第三节点N3输入控制信号；第三输出电路26可以连接所述第三节点N3、至少一个时钟信号端、第二输出端OUT2，用于响应所述第三节点N3和至少一个时钟信号端的信号向所述第二输出端OUT2输入第二移位信号。其中，控制电路连接的时钟信号端的数量和第三输出电路连接的时钟信号端的数量可以相同也可以不同，此外，控制电路和第三输出电路可以连接不同或相同的时钟信号端。

至少一个时钟信号端可以包括第一时钟信号端CLK1、第二时钟信号端CLK2，所述信号端组还可以包括：输入信号端INPUT、第一电源端VGL、第二电源端VGH。所述第一移位寄存器电路可以包括：第一输入电路11、第二输入电路12、第一控制电路13、第二控制电路14、第一输出电路15、第二输出电路16、第一存储电路17、第二存储电路18。第一输入电路11可以连接所述第一电源端VGL、第一时钟信号端CLK1、第一节点N1，用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第一节点N1；第二输入电路可以连接所述第一电源端VGL、输入信号端INPUT、第二节点N2，用于响应所述输入信号端INPUT的信号将所述第一电源端VGL的信号传输到所述第二节点N2；第一控制电路13可以连接所述第一节点N1、第二节点N2、第一时钟信号端CLK1，用于响应所述第二节点N2的信号将所述第一时钟信号端CLK1的信号传输到所述第一节点N1；第二控制电路14可以连接所述第一节点N1、第二节点N2、第二电源端VGH、第二时钟信号端CLK2，用于响应所述第一节点N1、第二时钟信号端CLK2的信号将所述第二电源端VGH的信号传输到所述第二节点N2；第一输出电路15可以连接所述第二电源端VGH、第一输出端OUT1、第一节点N1，用于响应所述第一节点N1的信号将所述第二电源端VGH的信号传输到所述第一输出端OUT1；第二输出电路16可以连接所述第二时钟信号端CLK2、第二节点N2、第一输出端OUT1，用于响应所述第二节点N2的信号将所述第二时钟信号端CLK2的信号传输到所述第一输出端OUT1；第一存储电路17可以连接所述第一节点N1；第二存储电路18可以连接所述第二节点N2。

需要说明的是，在其他示例性实施例中，第一控制电路13也可以连接所述第一节点N1、第二节点N2、第二电源端，用于响应所述第二节点N2的信号将所述第二电源端的信号传输到所述第一节点N1。

本示例性实施例中，如图10所示，所述第一输入电路11可以包括：第一晶体管T1，第一晶体管T1的第一极连接第一电源端VGL，第二极连接第一节点N1，栅极连接第一时钟信号端CLK1。所述第二输入电路12可以包括：第二晶体管T2，第二晶体管T2的第一极连接第一电源端VGL，第二极连接第二节点N2，栅极连接输入信号端INPUT。所述第一控制电路13可以包括：第三晶体管T3，第三晶体管T3的第一极连接所述第一节点N1，第二极连接所述第二电源端VGH，栅极连接所述第二节点N2。所述第二控制电路14可以包括：第四晶体管T4、第五晶体管T5，第四晶体管T4的第一极连接所述第二电源端VGH，栅极连接所述第一节点N1；第五晶体管T5的第一极连接所述第四晶体管T4的第二极，第二极连接所述第二节点N2，栅极连接所述第二时钟信号端。所述第一输出电路15可以包括：第六晶体管T6，第六晶体管T6的第一极连接所述第二电源端VGH，第二极连接所述第一输出端OUT1，栅极连接所述第一节点N1。所述第二输出电路16可以包括：第七晶体管T7，第七晶体管T7的第一极连接所述第二时钟信号端CLK2，第二极连接所述第一输出端OUT1，栅极连接所述第二节点N2。所述第一存储电路17可以包括：第一电容C1，第一电容C1连接于所述第二电源端VGH和所述第一节点N1之间。所述第二存储电路18可以包括：第二电容C2，第二电容C2连接于所述第二节点N2和所述第一输出端OUT1之间。

本示例性实施例中，如图10所示，所述控制电路3可以包括：第三输入电路21、第三控制电路23、第一耦合电路24、第四输入电路22、第三存储电路25。第三输入电路21可以连接所述第二电源端VGH、第二节点N2、第三节点N3，用于响应所述第二节点N2的信号将所述第二电源端VGH的信号传输到所述第三节点N3；第三控制电路23可以连接所述第一电源端VGL、第二节点N2、第二电源端VGH、第一时钟信号端CLK1、第四节点N4，用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第四节点N4，以及用于响应所述第二节点N2的信号将所述第二电源端VGH的信号传输到所述第四节点N4；第一耦合电路24可以连接于所述第二时钟信号端CLK2和所述第四节点N4之间，用于将所述第一时钟信号端CLK1的信号耦合到所述第四节点N4；第四输入电路22连接所述第四节点N4、第三节点N3，用于响应所述第四节点N4的信号将所述第四节点N4的信号传输到所述第三节点N3；第三存储电路25连接所述第三节点N3。第三输出电路26连接所述第一电源端VGL、第二输出端OUT2、第三节点N3、第二时钟信号端CLK2、第二节点N2、第二电源端VGH，用于响应所述第三节点N3的信号将所述第一电源端VGL的信号传输到所述第二输出端OUT2，或用于响应所述第二节点N2、第二时钟信号端CLK2的信号将所述第二电源端VGH的信号传输到所述第二输出端OUT2。

本示例性实施例中，如图10所示，所述第三输入电路21可以包括：第八晶体管T8，第八晶体管T8的第一极连接所述第二电源端VGH，第二极连接所述第三节点N3，栅极连接所述第二节点N2。所述第三控制电路23可以包括：第九晶体管T9、第十晶体管T10，第九晶体管T9的第一极连接所述第一电源端VGL，第二极连接所述第四节点N4，栅极连接所述第一时钟信号端CLK1；第十晶体管T10的第一极连接所述第二电源端VGH，第二极连接所述第四节点N4，栅极连接所述第二节点N2。所述第一耦合电路24可以包括：第三电容C3，第三电容C3连接于所述第二时钟信号端CLK2和所述第四节点N4之间。所述第四输入电路22可以包括：第十一晶体管T11，第十一晶体管T11的第一极连接所述第四节点N4，第二极连接所述第三节点N3，栅极连接所述第四节点N4。所述第三存储电路25可以包括：第四电容C4，第四电容C4可以连接于所述第三节点N3和所述第一电源端VGL之间。所述第三输出电路26可以包括：第十二晶体管T12、第十三晶体管T13、第十四晶体管T14，第十二晶体管T12的第一极连接所述第一电源端VGL，第二极连接所述第二输出端OUT2，栅极连接所述第三节点N3；第十三晶体管T13的第一极连接所述第二电源端VGH，栅极连接所述第二节点N2；第十四晶体管T14的第一极连接所述第十三晶体管T13的第二极，第二极连接所述第二输出端OUT2，栅极连接所述第二时钟信号端CLK2。

本示例性实施例中，第一到第十四晶体管可以为P型晶体管，第一电源端可以为低电平信号端，第二电源端可以为高电平信号端。应该理解的是，在其他示例性实施例中，第一到第十四晶体管也可以为N型晶体管。第一输入电路11、第二输入电路12、第一控制电路13、第二控制电路14、第一输出电路15、第二输出电路16、第一存储电路17、第二存储电路18、第三输入电路21、第三控制电路23、第一耦合电路24、第四输入电路22、第三存储电路25、第三输出电路26可以为其他结构。

如图11所示，为图10中各节点的时序图，其中，INPUT为输入信号端的时序，OUT1为第一输出端的时序，OUT2为第二输出端的时序，CLK1为第一时钟信号端的时序，CLK2为第二时钟信号端的时序。该移位寄存器单元的驱动方法可以包括8个阶段。

其中，在第一阶段T1：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第二节点N2保持上一时段的高电平状态，第一电源端VGL向第一节点N1输入低电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第九晶体管T9导通，第一电源端VGL向第四节点N4输入低电平信号，第十一晶体管T11导通，第四节点向第三节点输入低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第二阶段T2：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第三节点N3维持上一阶段的低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第三阶段T3：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第二节点N2保持上一时段的高电平状态，第一电源端VGL向第一节点N1输入低电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第九晶体管T9导通，第一电源端VGL向第四节点N4输入低电平信号，第十一晶体管T11导通，第四节点向第三节点输入低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第四阶段T4：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第三节点N3维持上一阶段的低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第五阶段T5：输入信号端INPUT、第一时钟信号端CLK1输出低电平信号，第二时钟信号端CLK2输出高电平信号，第一晶体管T1和第二晶体管T2导通，第一电源端VGL向第二节点N2和第一节点N1输入低电平信号，第二时钟信号端CLK2和第二电源端VGH同时向第一输出端OUT1输入高电平信号；同时，第九晶体管T9、第十晶体管T10导通，第一电源端向第四节点输入低电平信号，第二电源端向第四节点输入高电平信号，本示例性实施例中，第一电源端的驱动能力可以大于第二电源端的驱动能力，此时第四节点的电压可以为低电平信号，第十一晶体管导通，第四节点向第三节点输入低电平信号，第十二晶体管导通，第一电源端向第二输出端输入低电平信号。

在第六阶段：输入信号端INPUT、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第二节点维持上一阶段的低电平信号，第三晶体管导通，第一时钟信号端向第一节点输入高电平信号，以关断第六晶体管，第七晶体管导通，第二时钟信号端向第一输出端输入低电平信号；同时，第十晶体管导通，第二电源端向第四节点输入高电平信号，第十一晶体管关断，第八晶体管导通，第二电源端向第三节点输入高电平信号，第十二晶体管关断，第十三晶体管、第十四晶体管导通，第二电源端向第二输出端输入高电平信号。

在第七阶段：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端输出低电平信号，第二节点维持上一阶段的低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第六开关单元导通，第二电源端向第一输出端输入高电平信号；同时，第九晶体管T9、第十晶体管T10导通，第一电源端向第四节点输入低电平信号，第二电源端向第四节点输入高电平信号，本示例性实施例中，第一电源端的驱动能力可以大于第二电源端的驱动能力，此时第四节点的电压可以为低电平信号，第十一晶体管导通，第四节点向第三节点输入低电平信号，第十二晶体管导通，第一电源端向第二输出端输入低电平信号。

在第八阶段：输入信号端、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第一节点维持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端向第二节点和第一输出端输入高电平信号；同时，第三节点维持上一阶段的低电平信号，第二输出端输出低电平信号。其中，在第二阶段、第四阶段、第八阶段，第二时钟信号端的信号从高电平变为低电平，在电容C3耦合作用下，第四节点的电压会降低，从而可以增加第十一晶体管的导通程度。需要说明的是，该移位寄存器单元在第五阶段会发生第一电源端和第二电源端短接，从而可能发生由于电路电流过大而造成电路损坏。

本示例性实施例中，如图12所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述信号端组可以包括输入信号端INPUT和至少一个时钟信号端(例如，第一时钟信号端CLK1和第二时钟信号端CLK2)；所述第二移位寄存器电路可以包括：控制电路3、第三输出电路26，控制电路3可以连接所述输入信号端INPUT、至少一个时钟信号端、第三节点N3，用于响应所述输入信号端INPUT、至少一个时钟信号端的信号向所述第三节点N3输入控制信号；第三输出电路26可以连接所述第三节点N3、输入信号端INPUT、第二输出端OUT2，用于响应所述第三节点N3、输入信号端INPUT的信号向所述第二输出端OUT2输入第二移位信号。

至少一个时钟信号端可以包括第一时钟信号端CLK1和第二时钟信号端CLK2，所述信号端组还可以包括：第一电源端VGL、第二电源端VGH。所述第一移位寄存器电路可以包括：第一输入电路11、第二输入电路12、第一控制电路13、第二控制电路14、第一输出电路15、第二输出电路16、第一存储电路17、第二存储电路18。第一输入电路11可以连接所述第一电源端VGL、第一时钟信号端CLK1、第一节点N1，用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第一节点N1；第二输入电路12可以连接所述第一时钟信号端CLK1、输入信号端INPUT、第二节点N2，用于响应所述第一时钟信号端CLK1的信号将所述输入信号端INPUT的信号传输到所述第二节点N2；第一控制电路13可以连接所述第一节点N1、第二节点N2、第一时钟信号端CLK1，用于响应所述第二节点N2的信号将所述第一时钟信号端CLK1的信号传输到所述第一节点N1；第二控制电路14可以连接所述第一节点N1、第二节点N2、第二电源端VGH、第二时钟信号端CLK2，用于响应所述第一节点N1、第二时钟信号端CLK2的信号将所述第二电源端VGH的信号传输到所述第二节点N2；第一输出电路15可以连接所述第二电源端VGH、第一输出端OUT1、第一节点N1，用于响应所述第一节点N1的信号将所述第二电源端VGH的信号传输到所述第一输出端OUT1；第二输出电路16可以连接所述第二时钟信号端CLK2、第二节点N2、第一输出端OUT1，用于响应所述第二节点N2的信号将所述第二时钟信号端CLK2的信号传输到所述第一输出端OUT1；第一存储电路17可以连接所述第一节点N1；第二存储电路18可以连接所述第二节点N2。

本示例性实施例中，如图12所示，所述第一输入电路11可以包括：第一晶体管T1，第一晶体管T1的第一极连接第一电源端VGL，第二极连接第一节点N1，栅极连接第一时钟信号端CLK1。所述第二输入电路12可以包括：第二晶体管T2，第二晶体管T2的第一极连接输入信号端INPUT，第二极连接所述第二节点N2，栅极连接所述第一时钟信号端CLK1。所述第一控制电路13可以包括：第三晶体管T3，第三晶体管T3的第一极连接所述第一节点N1，第二极连接所述第一时钟信号端CLK1，栅极连接所述第二节点N2。第二控制电路14可以包括：第四晶体管T4、第五晶体管T5，第四晶体管T4的第一极连接所述第二电源端VGH，栅极连接所述第一节点N1；第五晶体管T5的第一极连接所述第四晶体管T4的第二极，第二极连接所述第二节点N2，栅极连接所述第二时钟信号端CLK2。第一输出电路15可以包括：第六晶体管T6，第六晶体管T6的第一极连接所述第二电源端VGH，第二极连接所述第一输出端OUT1，栅极连接所述第一节点N1。第二输出电路16可以包括：第七晶体管T7，第七晶体管T7的第一极连接所述第二时钟信号端CLK2，第二极连接所述第一输出端OUT1，栅极连接所述第二节点N2。所述第一存储电路17可以包括：第一电容C1，第一电容C1可以连接于所述第二电源端VGH和所述第一节点N1之间。所述第二存储电路18可以包括：第二电容C2，第二电容C2可以连接于所述第二节点N2和所述第一输出端OUT1之间。

本示例性实施例中，如图12所示，所述控制电路2可以包括：第三输入电路21、第三控制电路23、第一耦合电路24、第四输入电路22、第三存储电路25。第三输入电路21可以连接所述第二时钟信号端CLK2、输入信号端INPUT、第三节点N3，用于响应所述输入信号端INPUT的信号将所述第二时钟信号端CLK2的信号传输到所述第三节点N3；第三控制电路23可以连接所述第一电源端VGL、第一时钟信号端CLK1、第四节点N4，用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第四节点N4；第一耦合电路24可以连接于所述第二时钟信号端CLK2和所述第四节点N4之间，用于将所述第二时钟信号端CLK2的信号耦合到所述第四节点N4；第四输入电路22可以连接所述第四节点N4、第三节点N3，用于响应所述第四节点N4的信号将所述第四节点N4的信号传输到所述第三节点N3；第三存储电路25可以连接于所述第三节点N3；第三输出电路26可以连接所述第一电源端VGL、第三节点N3、第二输出端OUT2、输入信号端INPUT、第二电源端VGH，用于响应所述第三节点N3的信号将所述第一电源端VGL的信号传输到所述第二输出端OUT2，或用于响应所述输入信号端INPUT的信号将所述第二电源端VGH的信号传输到所述第二输出端OUT2。

本示例性实施例中，如图12所示，所述第三输入电路21可以包括：第八晶体管T8，第八晶体管T8的第一极连接所述第二时钟信号端CLK2，第二极连接所述第三节点N3，栅极连接所述输入信号端INPUT。所述第三控制电路23可以包括：第九晶体管T9，第九晶体管T9的第一极连接所述第一电源端VGL，第二极连接所述第四节点N4，栅极连接所述第一时钟信号端CLK1。所述第一耦合电路24可以包括：第三电容C3，第三电容C3连接于所述第四节点N4和所述第二时钟信号端CLK2之间。所述第四输入电路22可以包括：第十晶体管T10，第十晶体管T10的第一极连接所述第四节点N4，第二极连接所述第三节点N3，栅极连接所述第四节点N4。所述第三存储电路25可以包括：第四电容C4，第四电容C4连接于所述第三节点N3和所述第一电源端VGL之间。所述第三输出电路26可以包括：第十一晶体管T11，第十二晶体管T12，第十一晶体管T11的第一极连接所述第一电源端VGL，第二极连接所述第二输出端OUT2，栅极连接所述第三节点N3；第十二晶体管T12的第一极连接所述第二电源端VGH，第二极连接所述第二输出端OUT2，栅极连接所述输入信号端INPUT。

本示例性实施例中，第一到第十二晶体管可以为P型晶体管，第一电源端可以为低电平信号端，第二电源端可以为高电平信号端。应该理解的是，在其他示例性实施例中，第一到第十二晶体管也可以为N型晶体管。第一输入电路11、第二输入电路12、第一控制电路13、第二控制电路14、第一输出电路15、第二输出电路16、第一存储电路17、第二存储电路18、第三输入电路21、第三控制电路23、第一耦合电路24、第四输入电路22、第三存储电路25、第三输出电路26可以为其他结构。

如图13所示，为图12中各节点的时序图，其中，INPUT为输入信号端的时序，OUT1为第一输出端的时序，OUT2为第二输出端的时序，CLK1为第一时钟信号端的时序，CLK2为第二时钟信号端的时序。该移位寄存器单元的驱动方法可以包括8个阶段。

其中，在第一阶段T1：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第二晶体管导通，输入信号端向第二节点输入高电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第九晶体管T9导通，第一电源端VGL向第四节点N4输入低电平信号，第十晶体管T10导通，第四节点向第三节点输入低电平信号，第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第二阶段T2：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第三节点N3维持上一阶段的低电平信号，第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第三阶段T3：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第二晶体管导通，输入信号端向第二节点输入高电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第九晶体管T9导通，第一电源端VGL向第四节点N4输入低电平信号，第十晶体管T10导通，第四节点向第三节点输入低电平信号，第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第四阶段T4：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第三节点N3维持上一阶段的低电平信号，第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第五阶段T5：输入信号端INPUT、第一时钟信号端CLK1输出低电平信号，第二时钟信号端CLK2输出高电平信号，第一晶体管T1和第二晶体管T2导通，第一电源端VGL向第一节点N1输入低电平信号，输入信号端向第二节点输入低电平信号，第二时钟信号端CLK2和第二电源端VGH同时向第一输出端OUT1输入高电平信号；同时，第九晶体管T9、第十晶体管T10导通，第一电源端向第四节点输入低电平信号，第八晶体管导通，第二时钟信号端向第三节点输入高电平信号，第二时钟信号端的驱动能力可以大于第一电源端的驱动能力，此时第三节点可以为高电平信号，第十一晶体管关断，第十二晶体管导通，第二电源端向第二输出端输入高电平信号。

在第六阶段：输入信号端INPUT、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第二节点维持上一阶段的低电平信号，第三晶体管导通，第一时钟信号端向第一节点输入高电平信号，以关断第六晶体管，第七晶体管导通，第二时钟信号端向第一输出端输入低电平信号；同时，第四节点维持上一阶段的低电平信号，第十晶体管导通，第四节点向第三节点输入低电平信号，第十一晶体管导通，第一电源端向第二输出端输入低电平信号。

在第七阶段：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端输出低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第二晶体管导通，输入信号端向第二节点输入高电平信号，第六开关单元导通，第二电源端向第一输出端输入高电平信号；同时，第九晶体管T9、第十晶体管T10导通，第一电源端向第三节点输入低电平信号，第十一晶体管导通，第一电源端向第二输出端输入低电平信号。

在第八阶段：输入信号端、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第一节点维持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端向第二节点和第一输出端输入高电平信号；同时，第三节点维持上一阶段的低电平信号，第二输出端输出低电平信号。其中，在第二阶段、第四阶段、第八阶段，第二时钟信号端的信号从高电平变为低电平，在电容C3耦合作用下，第四节点的电压会降低，从而可以增加第十晶体管的导通程度。需要说明的是，该移位寄存器单元在第五阶段，第二时钟信号端和第一电源端同时连接到第三节点，从而可能导致第二输出端输出的高电平信号出现台阶。

如图14所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述信号端组可以包括输入信号端INPUT和至少一个时钟信号端(例如，第一时钟信号端CLK1和第二时钟信号端CLK2)；所述第二移位寄存器电路可以包括：控制电路3、第三输出电路26，控制电路3可以连接所述输入信号端INPUT、至少一个时钟信号端、第三节点N3，用于响应所述输入信号端INPUT、至少一个时钟信号端的信号向所述第三节点N3输入控制信号；第三输出电路26可以连接所述第三节点N3、输入信号端INPUT、第二输出端OUT2，用于响应所述第三节点N3、输入信号端INPUT的信号向所述第二输出端OUT2输入第二移位信号。至少一个时钟信号端可以包括第一时钟信号端CLK1和第二时钟信号端CLK2，所述信号端组还可以包括：第一电源端VGL、第二电源端VGH。其中，该移位寄存器单元中第一移位寄存器电路的结构与图12第一移位寄存器电路的结构相同。

本示例性实施例中，所述第二移位寄存器电路可以包括至少一个N型晶体管和至少一个P型晶体管。如图14所示，所述控制电路可以包括：第三控制电路23、第一耦合电路24、第三输入电路21、第三存储电路25，第三控制电路23可以连接所述第一时钟信号端CLK1、第一电源端、VGL第四节点N4，用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第四节点N4；第一耦合电路24可以连接于所述第四节点N4和所述第二时钟信号端CLK2之间，用于将所述第二时钟信号端CLK2的信号耦合到所述第四节点N4；第三输入电路21连接所述第四节点N4、第三节点N3，用于响应所述第四节点N4的信号将所述第四节点N4的信号传输到所述第三节点N3；第三存储电路25可以连接所述第三节点N3。第三输出电路26可以连接所述第一电源端VGL、第二输出端OUT2、输入信号端INPUT、第三节点N3、输入信号端INPUT、第二电源端VGH，用于响应所述输入信号端INPUT和所述第三节点N3的信号将所述第一电源端VGL的信号传输到所述第二输出端OUT2，或用于响应所述输入信号端INPUT的信号将所述第二电源端VGH的信号传输到所述第二输出端OUT2。

本示例性实施例中，所述第一到第七晶体管T7可以为P型晶体管。所述第三控制电路23可以包括：第八晶体管T8，第八晶体管T8的第一极练级所述第一电源端VGL，第二极连接所述第四节点N4，栅极连接所述第一时钟信号端CLK1。所述第一耦合电路24可以包括：第三电容C3，第三电容C3连接于所述第四节点N4和所述第二时钟信号端CLK2之间。所述第三输入电路21可以包括：第九晶体管T9，第九晶体管的第一极连接所述第四节点N4，第二极连接所述第三节点N3，栅极连接所述第四节点N4。所述第三存储电路25可以包括：第四电容C4，第四电容C4连接于所述第三节点N3和所述第一电源端VGL之间。所述第三输出电路26可以包括：第十晶体管T10、第十一晶体管T11、第十二晶体管T12，第十晶体管的第一极连接所述第一电源端VGL，栅极连接所述输入信号端INPUT；第十一晶体管的第一极连接所述第十晶体管的第二极，第二极连接所述第二输出端OUT2，栅极连接所述第三节点N3；第十二晶体管的第一极连接所述第二电源端VGH，第二极连接所述第二输出端OUT2，栅极连接所述输入信号端INPUT。其中，第十晶体管T10可以为N型晶体管，第八晶体管T8、第九晶体管T9、第十一晶体管T11、第十二晶体管T12可以为P型晶体管。

本公开一种示例性实施例中，第一电源端可以为低电平信号端，第二电源端可以为高电平信号端。应该理解的是，在其他示例性实施例中，第一输入电路11、第二输入电路12、第一控制电路13、第二控制电路14、第一输出电路15、第二输出电路16、第一存储电路17、第二存储电路18、第三输入电路21、第三控制电路23、第一耦合电路24、第四输入电路22、第三存储电路25、第三输出电路26可以为其他结构。

如图15所示，为图14中各节点的时序图，其中，INPUT为输入信号端的时序，OUT1为第一输出端的时序，OUT2为第二输出端的时序，CLK1为第一时钟信号端的时序，CLK2为第二时钟信号端的时序。该移位寄存器单元的驱动方法可以包括8个阶段。

其中，在第一阶段T1：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第二晶体管导通，输入信号端向第二节点输入高电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第八晶体管T8导通，第一电源端VGL向第四节点N4输入低电平信号，第九晶体管T9导通，第四节点向第三节点输入低电平信号，第十晶体管T10、第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第二阶段T2：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第三节点N3、第四节点N4维持上一阶段的低电平信号，第十晶体管、第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第三阶段T3：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第二晶体管导通，输入信号端向第二节点输入高电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；第八晶体管T8导通，第一电源端VGL向第四节点N4输入低电平信号，第九晶体管T9导通，第四节点向第三节点输入低电平信号，第十晶体管T10、第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第四阶段T4：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第三节点N3、第四节点N4维持上一阶段的低电平信号，第十晶体管、第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第五阶段T5：输入信号端INPUT、第一时钟信号端CLK1输出低电平信号，第二时钟信号端CLK2输出高电平信号，第一晶体管T1和第二晶体管T2导通，第一电源端VGL向第一节点N1输入低电平信号，输入信号端向第二节点输入低电平信号，第二时钟信号端CLK2和第二电源端VGH同时向第一输出端OUT1输入高电平信号；同时，第十二晶体管导通，第二电源端向第二输出端输入高电平信号。

在第六阶段：输入信号端INPUT、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第二节点维持上一阶段的低电平信号，第三晶体管导通，第一时钟信号端向第一节点输入高电平信号，以关断第六晶体管，第七晶体管导通，第二时钟信号端向第一输出端输入低电平信号；同时，第三节点N3、第四节点N4维持上一阶段的低电平信号，第十晶体管、第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第七阶段：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端输出低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第二晶体管导通，输入信号端向第二节点输入高电平信号，第六开关单元导通，第二电源端向第一输出端输入高电平信号；同时，第八晶体管T8导通，第一电源端VGL向第四节点N4输入低电平信号，第九晶体管T9导通，第四节点向第三节点输入低电平信号，第十晶体管T10、第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第八阶段：输入信号端、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第一节点维持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端向第二节点和第一输出端输入高电平信号；同时，第三节点N3、第四节点N4维持上一阶段的低电平信号，第十晶体管、第十一晶体管T11导通，第一电源端VGL向第二输出端OUT2输入低电平信号。其中，在第二阶段、第四阶段、第八阶段，第二时钟信号端的信号从高电平变为低电平，在电容C3耦合作用下，第四节点的电压会降低，从而可以增加第九晶体管的导通程度。需要说明的是，输入信号端INPUT同时连接第十晶体管和第十二晶体管的栅极，当输入信号端处于一个中间电压时，例如+2V，此时第十晶体管和第十二晶体管都会打开，从而会影响第二输出端的输出效果。

本示例性实施例中，如图16所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述信号端组可以包括输入信号端INPUT和至少一个时钟信号端(例如，第一时钟信号端CLK1和第二时钟信号端CLK2)；所述第二移位寄存器电路可以包括：控制电路3、第三输出电路26，控制电路3可以连接所述输入信号端INPUT、至少一个时钟信号端、第三节点N3，用于响应所述输入信号端INPUT、至少一个时钟信号端的信号向所述第三节点N3输入控制信号；第三输出电路26可以连接所述第三节点N3、输入信号端INPUT、第二输出端OUT2，用于响应所述第三节点N3、输入信号端INPUT的信号向所述第二输出端OUT2输入第二移位信号。至少一个时钟信号端可以包括第一时钟信号端CLK1和第二时钟信号端CLK2，所述信号端组还可以包括：第一电源端VGL、第二电源端VGH。其中，该移位寄存器单元中第一移位寄存器电路的结构与图12第一移位寄存器电路的结构相同。

所述控制电路可以包括：第三输入电路21、第三控制电路23、第一耦合电路24、第四输入电路22、第三存储电路25。第三输入电路21连接所述第二时钟信号端CLK2、输入信号端INPUT、第三节点N3，用于响应所述输入信号端INPUT的信号将所述第二时钟信号端CLK2的信号传输到所述第三节点N3；第三控制电路23可以连接所述第一电源端VGL、第一时钟信号端CLK1、第四节点N4，用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第四节点N4；第一耦合电路24可以连接于所述第二时钟信号端CLK2和所述第四节点N4之间，用于将所述第二时钟信号端CLK2的信号耦合到所述第四节点N4；第四输入电路22可以连接所述第四节点N4、第三节点N3、第一时钟信号端CLK1，用于响应所述第四节点N4、第一时钟信号端CLK1的信号将所述第四节点N4的信号传输到所述第三节点N3；第三输出电路26可以连接所述第一电源端VGL、第二输出端OUT2、第二电源端VGH、输入信号端INPUT，用于响应所述第三节点N3的信号将所述第一电源端VGL的信号传输到所述第二输出端OUT2，或用于响应所述输入信号端INPUT的信号将所述第二电源端VGH的信号传输到所述第二输出端OUT2；第三存储电路25可以连接所述第三节点N3。

本示例性实施例中，如图16所示，所述第一到第七晶体管T7可以为P型晶体管。所述第三输入电路21可以包括：第八晶体管T8，第八晶体管T8的第一极连接所述第二时钟信号端CLK2，第二极连接所述第三节点N3，栅极连接所述输入信号端INPUT。所述第三控制电路23可以包括：第九晶体管T9，第九晶体管T9的第一极连接所述第一电源端VGL，第二极连接所述第四节点N4，栅极连接所述第一时钟信号端CLK1。所述第一耦合电路24可以包括：第三电容C3，第三电容C3连接于所述第二时钟信号端CLK2和所述第四节点N4之间。所述第四输入电路22可以包括：第十晶体管T10、第十一晶体管T11，第十晶体管T10的第一极连接所述第四节点N4，栅极连接所述第四节点N4；第十一晶体管T11的第一极连接所述第十晶体管T10的第二极，第二极连接所述第三节点N3，栅极连接所述第一时钟信号端CLK1。所述第三输出电路26可以包括：第十二晶体管T12、第十三晶体管T13，第十二晶体管T12的第一极连接所述第一电源端VGL，第二连接所述第二输出端OUT2，栅极连接所述第三节点N3；第十三晶体管T13的第一极连接所述第二电源端VGH，第二极连接所述第二输出端OUT2，栅极连接所述输入信号端INPUT。所述第三存储电路25可以包括：第四电容C4，第四电容C4连接所述第三节点N3和所述第一电源端VGL之间。其中，所述第十一晶体管T11可以为N型晶体管，所述第八晶体管T8、第九晶体管T9、第十晶体管T10、第十二晶体管T12、第十三晶体管T13可以为P型晶体管。

如图17所示，为图16中各节点的时序图，其中，INPUT为输入信号端的时序，OUT1为第一输出端的时序，OUT2为第二输出端的时序，CLK1为第一时钟信号端的时序，CLK2为第二时钟信号端的时序。该移位寄存器单元的驱动方法可以包括8个阶段。

如图18所示，为图16所示移位寄存器单元在第一阶段的状态图，其中打叉的晶体管关断，未打叉的晶体管导通。在第一阶段T1：输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第二晶体管导通，输入信号端向第二节点输入高电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第四节点维持上一阶段的电压，第十二晶体管导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

如图19所示，为图16所示移位寄存器单元在第二阶段的状态图，其中打叉的晶体管关断，未打叉的晶体管导通。在第二阶段T2：输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第二时钟信号端的电压从高电平变为低电平，第四节点的电压降低，第十晶体管、第十一晶体管导通，第四节点向第三节点输入低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第三阶段T3：该移位寄存器单元中晶体管的断通状态如图18所示，输入信号端INPUT、第二时钟信号端输出高电平信号，第一时钟信号端CLK1输出低电平信号，第一晶体管导通，第一电源端向第一节点输入低电平信号，第二晶体管导通，输入信号端向第二节点输入高电平信号，第六晶体管T6导通，第二电源端VGH向第一输出端OUT1输入高电平信号；同时，第四节点维持上一阶段的电压，第十二晶体管导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第四阶段T4：该移位寄存器单元中晶体管的断通状态如图19所示，输入信号端INPUT、第一时钟信号端CLK1输出高电平信号，第二时钟信号端CLK2输出低电平信号，第一节点N1保持上一阶段的低电平信号，第四晶体管、第五晶体管、第六晶体管导通，第二电源端VGH向第二节点输入高电平信号，第二电源端VGH向第一输出端输入高电平信号；同时，第二时钟信号端的电压从高电平变为低电平，在第三电容C3自举作用下，第四节点的电压降低，第十晶体管、第十一晶体管导通，第四节点向第三节点输入低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

如图20所示，为图16所示移位寄存器单元在第五阶段的状态图，其中打叉的晶体管关断，未打叉的晶体管导通。在第五阶段T5：输入信号端INPUT、第一时钟信号端CLK1输出低电平信号，第二时钟信号端CLK2输出高电平信号，第一晶体管T1和第二晶体管T2导通，第一电源端VGL向第一节点N1输入低电平信号，输入信号端向第二节点输入低电平信号，第二时钟信号端CLK2和第二电源端VGH同时向第一输出端OUT1输入高电平信号，此时，第一输出端OUT1由高电平变为低电平，第二节点会在第二电容C自举作用下电压进一步降低。同时，第十三晶体管导通，第二电源端向第二输出端输入高电平信号。

如图21所示，为图16所示移位寄存器单元在第六阶段的状态图，其中打叉的晶体管关断，未打叉的晶体管导通。在第六阶段：输入信号端INPUT、第一时钟信号端输出高电平信号，第二时钟信号端输出低电平信号，第二节点维持上一阶段的低电平信号，第三晶体管导通，第一时钟信号端向第一节点输入高电平信号，以关断第六晶体管，第七晶体管导通，第二时钟信号端向第一输出端输入低电平信号；同时，第二时钟信号端的电压从高电平变为低电平，在第三电容C3自举作用下，第四节点的电压降低，第十晶体管、第十一晶体管导通，第四节点向第三节点输入低电平信号，第十二晶体管T12导通，第一电源端VGL向第二输出端OUT2输入低电平信号。

在第七阶段，该移位寄存器单元中晶体管的断通状态和第一阶段相同，第二电源端向第一输出端输入高电平信号，第一电源端VGL向第二输出端OUT2输入低电平信号。在第八阶段，该移位寄存器单元中晶体管的断通状态和第二阶段相同，第二电源端向第二节点和第一输出端输入高电平信号，第一电源端VGL向第二输出端OUT2输入低电平信号。

需要说明的是，图8、10、12、14、16分别示出了三种第一移位寄存器电路和五种第二移寄存器电路，该三种第一移位寄存器电路和该五种第二移位寄存器电路可以以任意方式组合形成新的移位寄存器单元，这些移位寄存器单元均属于本公开的保护范围。

本示例性实施例还提供一种栅极驱动电路，该栅极驱动电路可以包括：多个上述的移位寄存器单元。多个移位寄存器单元依次级联，上一级移位寄存器单元的输出端可以连接下一级移位寄存器单元的输入端，第一级移位寄存器单元的输入端可以连接起始信号端。

本示例性实施例还提供一种显示面板，其中，包括：像素驱动电路和上述的栅极驱动电路。所述像素驱动电路可以包括P型驱动晶体管、N型开关晶体管、P型开关晶体管，例如，该像素驱动电路可以如图1所示。所述N型开关晶体管的第一极连接所述驱动晶体管的栅极，所述P型开关晶体管的第一极连接所述驱动晶体管的第一极。所述栅极驱动电路中移位寄存器单元的第一输出端OUT1用于向所述P型开关晶体管提供栅极驱动信号，所述栅极驱动电路中移位寄存器单元的第二输出端OUT2用于向所述N型开关晶体管提供栅极驱动信号。该显示面板可以用于形成手机、平板电脑等显示装置。其中，像素驱动电路中的晶体管和栅极驱动电路中的晶体管可以通过一次构图工艺形成。

本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。