通过光敏化方法图案化互连和其他结构

本申请要求于2020年2月26日提交的且题为“通过光敏化方法 图案化互连和其他结构(Patterning Interconnects and Other Structures by Photo-SensitizingMethod)”的美国临时专利申请No.62/981,862 的优先权，该申请通过引用并入本文。

背景技术

半导体和集成电路制造中的许多步骤通常需要使用光刻技术来 使层图案化。随着部件(feature)变小并且图案密度相应变大，需 要新技术来克服诸如干法蚀刻加载、复杂的多层掩模要求、对待图 案化的层或周围层的无意损坏等缺点。

发明内容

根据本公开的一个实施方式，提供了一种方法，所述方法包括：

在基材上方形成光敏材料；

在所述光敏材料上方形成盖层；

图案化所述盖层；

使用所述图案化的盖层，将所述光敏材料的第一部分选择性暴 露到预选择的光波长以改变所述光敏材料的第一部分的至少一个材 料性质，同时防止所述光敏材料的第二部分暴露到预选择的光波长； 和执行以下步骤中的一个，但不是两个：

去除所述光敏材料的第一部分，并在其位置上形成被所述光敏 材料的第二部分至少部分地包围的导电元件；或

去除所述光敏材料的第二部分，并从所述光敏材料的第一部分 形成电连接电路的两个或更多个部分的导电元件。

根据本公开的另一实施方式，提供了一种方法，所述方法包括：

在基底上沉积光敏材料；

将所述光敏材料的第一部分选择性暴露到预选择波长的光以改 变所述光敏材料的第一部分的至少一个材料性质，同时不将所述光 敏材料的第二部分暴露到预选择波长的光；和

将所述光敏材料结合到集成电路的电互连中。

根据本公开的还要另一实施方式，提供了一种器件，所述器件 包括：

基材；

在所述基材上方形成的电互连电路，所述电互连电路具有

光敏材料层，所述层具有导电光敏材料的区域，并且所述层中 进一步具有沟槽；和

形成在所述沟槽内并电绝缘所述导电光敏材料的区域的绝缘材 料。

附图说明

当与附图一起阅读时，根据以下详细描述可以最好地理解本公 开的各方面。注意，根据行业中的标准实践，各种部件未按比例绘 制。实际上，为了讨论清楚，各种部件的尺寸可以任意增加或减小。

图1a至1f示出形成图案化的光敏层的步骤以及由此产生的结构。

图2a至2d示出在图1e的图案化的光敏层中形成导电部件的步 骤，以及由此产生的结构。

图3a至3f示出形成具有导电区域和非导电区域的图案化的光敏 层的步骤，以及由此产生的结构。

图4a至图4f示出在图3f的图案化的光敏层中形成绝缘部件的 步骤，以及由此产生的结构。

图5a至5j示出从图案化的光敏层形成电互连的步骤以及由此产 生的结构。

图6和7是说明性光敏材料的说明性性质。

具体实施方式

以下公开提供了用于实现所提供的主题的不同部件的许多不同 的实施方式或示例。以下描述组件和布置的具体实施方式以简化本 公开。当然，这些仅是示例并不旨在限制。例如，在下面的描述中， 在第二部件上方或在第二部件上形成第一部件可以包括其中第一和 第二部件直接接触形成的实施方式，并且还可以包括其中可以在第 一和第二部件之间形成其他部件实施方式，使得第一和第二部件可 以不直接接触的实施方式。另外，本公开可以在各个示例中重复参 考数字和/或字母。该重复是出于简单和清楚的目的并且其本身并不 指示所讨论的各种实施方式和/或配置之间的关系。

此外，为了便于描述，在本文中可以使用空间相对术语例如 “在……下部”、“在……下”、“低于”、“在……上”、 “在……上部”等来描述如图所示的一个元件或部件与另一元件或 部件的关系。除了在图中描述的方位外，空间相对术语还意图涵盖 器件在使用或操作中的不同方位。该装置可以以其他方式定向(旋 转90度或以其他定向)并且在此使用的空间相对描述语可以同样地 被相应地解释。

在以下描述的实施方式中，公开了一种在介电层例如金属间介 电(IMD)内形成互连部件例如导电通孔的方法。然而，本教导同 样适用于IMD内的导线、层间介电(ILD)层内的导电通孔和/或接 触塞、导电垫等。

第一实施方式以结构10开始，该结构在图1a中示出处于制造的 中间阶段，其中一个或多个部件和/或层已经形成在基材2中和/或上。 基材2以横截面图示出并且如本文中所示的其他部件一样，除非如 此具体描述，否则未按比例绘制。通常，基材2可以包括体半导体 (bulk semiconductor)基材或绝缘体上硅(SOI)基材。SOI基材包 括在薄半导体层下方的绝缘体层，该薄半导体层是SOI基材的有源 层。有源层的半导体和体半导体通常包含晶体半导体材料硅，但是 可以包括一种或多种其他半导体材料，例如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或它们的合金 (例如Ga

在图1a所示的状态之前，还可以已经形成一个或多个有源和/或 无源组件(未示出)。组件例如FinFET晶体管、平面晶体管、全能 栅极(GAA)晶体管、电容器、电阻器等均在结构10所包括的器件 的预期范围内。另外，由导电多晶硅或其他导电材料形成的局部互连、层间介电(ILD)、接触塞、较低水平的互连例如嵌入在各个 介电层中的金属层等，均在如图1a所示的基材2的预期范围内。

在这个具体实施方式中，示出了包括蚀刻停止层(ESL)4和 ESL 6的双重蚀刻停止部件，其已经形成在基材2上方。基材2和在 基材2上方形成的层之间的区别在某种程度上是任意的并且仅用于 说明。换句话说，在一些实施方式中，ESL 4和/或ESL 6可以被认 为是基材2的一部分，而在图1a中它们被分别示出。本领域技术人 员将理解，ESL例如ESL 4和ESL 6被用于保护下面的基材2的部件 /层/结构免于随后的过程，特别是如以下段落中将阐述的随后的蚀刻 和/或图案化过程。在本示例中，采用两个ESL(ESL 4和ESL 6)来 确保对下面的部件/层/结构提供足够的保护。由于那些下面的部件/ 层/结构的尺寸、复杂性、形状、图案密度、材料组成等，和/或随后 形成的材料(例如以下段落中描述的随后形成的IMD层)的尺寸、 复杂性、形状、图案密度、材料组成等，以及用于图案化随后形成 的材料的蚀刻/图案化过程，这可能是必需的。在其他实施方式中， 单个ESL可能就足够了，而在另外其他实施方式中，可能需要三个 或更多个ESL来充分保护下面的部件/层/结构。

作为一个示例，ESL 4可以是氧化铝(Al

继续图1b，层8被毯式沉积在ESL 4和ESL 6上方，说明性地 直接在ESL 6上形成。在一个说明性实施方式中，介电层8可以用作 结构10的IMD层，但是该功能仅仅是用于本文公开的概念的许多应 用之一。在这个实施方式中，作为示例，层8包含噻吩、苯基或噻 吩基。如下面将更详细地讨论的，当暴露到足够剂量的在指定波长 内的光时，层8改变了至少一种材料性质，并且在本文中可以被称 为光敏层8。

可以使用化学气相沉积(CVD)工艺来沉积光敏层8，例如在 约10sccm至约1000sccm范围内的流速下，例如在通常为约50℃至 约300℃的温度下使前体气体例如乙烷、烯烃、炔烃等中的一种或多 种流动。或者，可以通过不同沉积工艺例如PECVD、MOCVD、CVD、ALD等来沉积光敏层8。光敏层8可以包括材料例如I-R、P- R等，其中I是铟，P是磷，并且R表示C

尽管光敏层8的厚度将取决于特定应用和所制造的结构，作为 示例，光敏层8可以被沉积为10nm至约60nm的标称厚度。

图1c至1f示出通过利用光敏层8的光敏性质来图案化该光敏层 8的步骤。首先，如图1c所示，在光敏层8的顶表面上形成一个或 多个盖层。在一个说明性实施方式中，第一介电盖层12通过原硅酸 四乙酯沉积(有时称为四乙氧基硅烷，并且通常缩写为TEOS)形成，随后是第二盖层14，其由金属例如钨、钨掺杂的碳化物、TiN等形 成。然后形成第三盖层16，例如另一TEOS介电层，随后形成第四 盖层18，例如非晶硅介电盖层。所公开的用于盖层12、14、16和18 的氧化物的特定材料和沉积工艺仅作为示例。盖层的使用和组成是 设计选择的问题并且取决于各种因素例如下面的材料和盖层材料对 所选蚀刻工艺的蚀刻选择性、所产生的图案的所需分辨率和密度以 及其他此类工艺参数。各种其他材料和沉积工艺在本公开的预期范 围内，包括更少或更多的盖层，只要盖层的组合和数量足以提供关 于图1d至1e所述的图案化功能。例如，其他材料例如SiO

继续图1d的讨论，其中示出了第一图案化步骤的结果，其中将 盖层12和14图案化以形成穿过其中延伸的开口或沟槽19。这可以 例如通过以下方式来实现：例如，使用公知的光刻技术形成并图案 化光致抗蚀剂层(未示出)以将图案蚀刻到盖层16和18中且然后在相同或单独的蚀刻工艺中将图案蚀刻到盖层12和14中以获得图1d 所示的结构。用于蚀刻穿过示范性盖层的蚀刻工艺和组合物是众所 周知的并且其细节对于理解本文公开的发明构思不是必需的。因此， 为了简洁和清楚起见，省略了那些细节。在所示的实施方式中，通过图案化盖层12和14的工艺来去除(蚀刻掉)盖层16和18。在其 他实施方式中，盖层16和18的部分可以保留，或甚至整个盖层可以 保留并且类似于盖层12和14被图案化。在另外其他实施方式中，可 以采用不同的图案化技术，例如电子束光刻、离子铣削(ion milling) 等以图案化盖层12、14、16和/或18中的一个或多个。

如图1d所示，在图案化盖层12和14之后，光敏层8的区域通 过开口19暴露，而光敏层8的其余区域保持未暴露或被盖层12和 14覆盖。尽管在图1d中仅示出单个开口19，应当明显的是可以同时 形成各种尺寸和形状的许多不同的开口以暴露光敏层8的许多不同 的区域。

现在执行曝光步骤，如图1e中的箭头20所示。通过开口19暴 露的光敏层8的那些区域经受(暴露到)入射光20，而盖层12和/或 14用于阻挡、吸收和/或反射入射光20以保持光敏层8的覆盖区域不 受(暴露到)入射光20。因此，光敏层8以与施加在盖层12和14 上的图案对应的图案被暴露。

响应于对入射光20的暴露，光敏层8的暴露部分改变至少一种 材料性质。例如，在当前描述的实施方式中，对入射光20的暴露导 致光敏层8的暴露区域22经受其对某些蚀刻工艺的抵抗力的变化， 例如通过变得显著更容易受到蚀刻工艺的攻击(去除)。例如，在 其中光敏层8包含噻吩、苯基、噻吩基等并且入射光20(可以是光 源、激光器等)在约200nm至约400nm的波长范围内和在可能约 10mJ/cm

图1f示出一种或多种蚀刻工艺的结果，其中去除了光敏层8的 暴露部分22。在一个示例中，采用第一蚀刻工艺，例如使用有机酸 或溶剂的湿蚀刻来去除暴露部分。该蚀刻工艺不会显著攻击/去除 ESL 6(和/或ESL 4)，因此该工艺在ESL上“停止”。接下来，采 用第二蚀刻工艺，例如使用CFx等离子体、BCl3等离子体等，以去 除ESL。结果形成开口23，下面的基材2的层/部件/结构通过开口23 暴露，以用于随后的电和/或物理连接。显著地，光敏层8的未暴露 部分(即，未暴露到光20并因此未经受材料变化的部分)相对未被 通过去除暴露部分22的蚀刻工艺蚀刻。换句话说，即使使用各向异 性湿法蚀刻工艺形成开口23，由于参照图1e描述的曝光步骤，光敏 层8的未暴露部分仍保持相对未被蚀刻并且开口23将具有相对笔直 和垂直的侧壁。这允许例如所得到的器件的更高封装密度(packingdensity)、更严格的公差/工艺窗口以及更高可靠性。

接下来可以采用各种后续处理步骤来继续/完成器件10的制造。 图2a至2d示出了在开口23中形成导电通孔26的一个实施方式中的 步骤。为了简单起见，在图2a至2d中未示出基材2，但在实际产品 和工艺中也是如此。从图2a开始，此图示出开口23已被导电材料24过度填充后的图1f的结构。导电材料24示意性地表示填充开口 23的一个或多个不同的层和/或材料。例如，导电材料24可以包括 衬在开口23的侧壁上的一个或多个衬里(例如Ti、Tin、Ta、TaN 等)，以及一种或多种填充材料例如钴、铜、铝、钨、金、铂、掺 杂的多晶硅等。在本公开的预期范围内，甚至介电衬里也可以落入 导电材料24的范围内。在图2a中，导电材料延伸到ESL 6的顶部或 正上方。在其他实施方式中(未具体示出)，导电材料24可以在ELS 6的顶表面上方延伸。在另外其他实施方式中，可以在沉积导电 材料24之前完全或部分去除ESL 6和/或ESL 4，在这种情况下导电 材料将过度填充孔23并位于光敏层的顶部或上方并可能在光敏层8 的顶表面上横向延伸。

如图2b中所示，导电材料24的任何过度填充部分被去除了，导 致在孔23中形成导电部件26。导电部件可以仅是例如导电通孔，但 是也可以是触点、柱塞、导线、互连、衬垫或任何其他导电部件。 在大多数实施方式中，导电部件26电接触下面的部件例如下面的导线或互连、通孔、柱塞或其他部件例如晶体管、电容器、电阻器等 的端子。可以采用平坦化工艺例如化学机械抛光(CMP)、回蚀等 去除过度填充部分。注意，在本公开的预期范围内，在一些实施方 式中，导电材料仅填充而不过度填充孔23，在这种情况下，不需要 例如如图2b所示的平坦化步骤。

转到图2c，在一些实施方式中，在导电部件26上方形成任选的 金属盖层，例如钴盖。当导电部件26由铜制成或大部分由铜制成时 —为了在后续处理步骤期间保护导电部件26，该金属盖层可能特别 有益。任选地，可以通过常规技术或通过重复图1a-1f和2a-2c中所 示的工艺来制造其他导电部件。例如，如图2d所示，可以在光敏层 8和导电部件26上形成附加的蚀刻停止层例如4'和6'，并且重复上 述过程以在高于图2d所示的层级的下一层级的互连(未示出)中形 成后续的导电部件。

图3a至图3f示出用于在光敏层中形成导电部件的另一实施方式。 从图3a开始，提供基材32，该基材32可以与上述基材2相同或类 似。换句话说，基材32可以是体半导体晶片、多层晶片例如SOI基 材，可以包括硅或其他半导体材料，可以被掺杂或不被掺杂等。此外，如以上参考基材2所描述，可以想到基材32涵盖可以在晶片中 和在晶片上形成的各种层/部件/结构，包括但不限于晶体管、电容器、 电阻器、互连、绝缘层、介电层、金属化层等。

ESL层34和36沉积在基材32顶部。这些ESL层可以与以上讨 论的ESL层4和6相同或类似，但是这种类似性不是对这个实施方 式的要求。另外，可以使用单个ESL层或多于两个ESL层，只要一 个或多个ESL层在如后续段落中描述的后续处理步骤期间为下面的 层/部件/结构提供足够的保护。图3b示出了光敏层38沉积在ESL层 6上。在这个实施方式中，光敏层38使得其电导率在充分暴露到某 些波长的光能时显著改变。例如，光敏层38可以由苯基或噻吩基或 苯基与噻吩基的组合形成。当暴露到约13.5nm(极端紫外线或EUV 范围)的光能时，这种材料会对其敏感并改变其电导率。

在一个示例中，在一个说明性实施方式中，使用CVD工艺例如 流动前体气体例如乙烷、烯烃、炔烃等在约10sccm至约1000sccm 范围内的流速下，并且在约50℃至约300℃的典型温度下沉积光敏 层38。可替代地，可以通过不同沉积工艺例如PECVD、MOCVD、 CVD、ALD等来沉积光敏层38。

在图3c所示的实施方式中，多个盖层被毯式沉积在光敏层38顶 部。在这种情况下，第一盖层42和第二盖层44由选择的材料制成， 使得盖层42和44对于光敏层38敏感的波长的光能是透明的或至少 基本上透明的。例如，在对上述范围内的光能敏感的苯基和/或硫代 苯基的情况下，盖层42和44由对该光波长基本上透明的材料制成。 例如，盖层42和/或44可以由SiO

图3c还示出了两个附加的盖层46和48。这些盖层用于对透明 盖层42和44图案化并且通常在对透明盖层图案化后不会保留，因此 这些盖层不需要是透明的。因此，盖层46和48可以使用更广泛的材 料，包括导电和介电。在一个实施方式中，盖层46是TEOS氧化物，并且盖层48是非晶硅，但是这些层可以以相反的顺序使用。

图3d示出了图案化透明盖层42和44以形成延伸穿过透明盖层 42和44的开口49的结果。这可以例如通过以下方式来实现：例如 使用公知的光刻技术形成并图案化光致抗蚀剂层(未示出)以将图 案蚀刻到透明盖层46和48中且然后在相同或单独的蚀刻工艺中将图案蚀刻到透明盖层42和44中以获得图3d所示的结构。用于蚀刻穿 过示范性盖层的蚀刻工艺和组合物是众所周知的，并且其细节对于 理解本文公开的发明构思不是必需的。因此，为了简洁和清楚起见， 省略了那些细节。在所示的实施方式中，通过对透明盖层42和44图案化的工艺来去除(蚀刻掉)透明盖层46和48。在其他实施方式中， 盖层46和48的部分可以保留，或甚至整个盖层可以保留并且与透明 盖层42和44类似地被图案化。在另外其他实施方式中，可以采用不 同的图案化技术，例如电子束光刻、离子铣削等，以图案化盖层42、44、46和/或48中的一个或多个。

图3e示出了用柱塞50填充开口49的结果。柱塞50对光敏层38 敏感的光波长不应是透明的。因此可以将多种材料用于柱塞50，随 后将其去除。在一个实施方式中，柱塞50可以由氧化物例如氧化硅 制成。尽管在图3d中仅显示一个柱塞50，但显然可以形成各种尺寸和形状的许多不同开口49，并用许多柱塞50填充这些开口49以覆 盖光敏层38的不同区域。在一些预期的实施方式中，柱塞50通过选 择性沉积工艺形成，在该选择性沉积工艺中，包括柱塞50的材料在 光敏层38的暴露表面上容易形成，而在盖层46的暴露表面上不容易 形成。在其他预期的实施方式中，可以将包括柱塞50的材料毯式沉 积在整个器件上方，然后通过光刻工艺、CMP或其他平坦化工艺等 来使其图案化。与以上关于图1a至1f描述的实施方式相反，开口42 与光敏层38的将在后续处理之后保留的区域对齐，而在上述实施方 式中，开口19与光敏层8的随后被去除以形成导电部件26的区域对 齐。在以下段落中对此进行解释。

在形成柱塞50之后，执行曝光步骤，如图3f中的箭头52示意 性所示。光能52具有预选择的波长光谱，例如EUV。换句话说，光 能52具有使光敏层38当暴露于此时会改变其导电性的波长。光敏层38的由柱塞50覆盖的区域被保护免受光能52(不被暴露)。相反， 光敏层38的由透明盖层42和44覆盖的区域暴露到光能52，因为透 明盖层42和44对光能52的波长是基本上透明的。响应于对入射光 52的暴露，光敏层38的暴露部分经受至少一种材料性质的变化，并 且在这个实施方式中，那些暴露部分从介电转换为导体54。

暴露区域54(现在是导电的)可以是接触柱塞、衬垫、细长导 线或其他形式的互连的形式，而剩余的未暴露区域38可以是将各个 暴露的导电区域54彼此电隔离的图案化绝缘层的形式(为清楚起见， 与光敏层38的暴露的那些部分(以下将其称为暴露区域54、导电区 域54等)相反，光敏层38的保持未暴露的那些部分此后将被称为未 暴露部分38、剩余的部分38等)。如果剩余的未暴露区域38足够 绝缘以在所得电路的操作期间执行该功能，则不需要进一步的处理 来形成互连层。然而，可以设想，在绝缘、介电值、结构完整性、 耐久性、可靠性等方面，未暴露区域38可能不足以形成最终产品的 一部分。图4a至4f示出了后续的处理步骤，如果需要，后续的处理 步骤去除了未暴露部分38并用可能更适合于特定应用的介电材料代 替它们。尽管保留基材32，但是为了简洁和清晰起见，在图4a至4f 中未示出基材32。

从图4a开始，对图3f所示的结构进行处理，从而去除柱塞50 和剩余的未暴露部分38。用于去除柱塞50和剩余的未暴露部分38 的特定工艺将取决于这些部件的特定材料。在一个预期的实施方式 中，可以采用蚀刻、灰化等去除部件，从而形成开口53。注意，在 所示的实施方式中，灰化/蚀刻工艺可以导致还去除一些或所有透明 盖层44。这是预期的去除工艺的副产物，但是没有必要去除透明盖 层44。相反，示出了透明盖层42在灰化/蚀刻工艺之后保留，但是 这也仅仅是设计选择并且透明盖层42同样可以在灰化/蚀刻工艺期间 去除(或不去除)。还要注意在所示的实施方式中，开口53延伸穿 过ESL层34和36，这是所用于去除柱塞50和/或剩余的部分38相 同或额外的蚀刻步骤的结果。然而，在开口53中去除ESL层34和36是不必要的，并且在一些实施方式中(未示出)，这些层保留在 开口53的底部。

接下来，如图4b所示，可以任选地形成金属隔离衬里56以做开 口53的侧壁和底部的衬里。金属隔离衬里可以由介电材料例如氧化 硅、氮化硅等形成，或在一些实施方式中，金属隔离衬里可以由金 属阻挡层例如钛、氮化钛、钽、氮化钽等形成。在其中金属隔离衬里56是金属阻挡层的实施方式中，从沟槽60的底部去除衬里，如图 4c所示。

然后，如图4c所示，衬里的开口53用介电材料58填充或过度 填充。介电材料和沉积技术是设计选择的问题，但是由于良好的间 隙填充能力和低介电常数性质的有利性质，考虑采用可流动的Extra Low K(ELK)介电材料。如果需要，可以通过CMP工艺、回蚀工 艺或其他平坦化工艺去除过量的介电材料58，从而形成电隔离导电 暴露区域54的介电部件60，如图4d所示。结果是暴露(现在是导 电的)区域54形成的一个层级的导电部件由光敏层38形成，通过在 当光敏层38的未暴露部分被去除时留下的间隙中形成的介电部件60 电隔离和物理分离。虽然不是必需的，可以通过重复图3a至4d所示 的工艺步骤，将其他任选的互连层堆叠在图4d所示的中间结构顶部。 例如，如图4e所示，可以在导电的暴露部分54上方形成任选的盖层 62以保护它们免受后续工艺，并且如图4f所示，可以在盖层62和介 电部件60上方形成下一层级的ESL层34'和36'。在一个预期的实施 方式中，盖层62可包括钴，尽管其他材料被类似地考虑。

在图5a至5j中示出了用于将光敏层转化成具有导电区域的层的 另一实施方式过程。从图5a开始，示出了中间制造状态，其中在基 材72的顶部上已经形成ESL层74和76。基材72可以与上述基材2 相同或类似。换句话说，基材72可以是体半导体晶片、多层晶片例如SOI基材，可以包括硅或其他半导体材料，可以被掺杂或不被掺 杂等。此外，如以上参考基材2所描述，预期基材72涵盖可以在晶 片中和在晶片上形成的各种层/部件/结构，包括但不限于晶体管、电 容器、电阻器、互连、绝缘层、介电层、金属化层等。

ESL层74和76沉积在基材72的顶部。这些ESL层可以与上面 讨论的ESL层34和36相同或类似，但是这种类似性不是对于这个 实施方式的要求。另外，可以使用单个ESL层或多于两个ESL层， 只要一个或多个ESL层在如以下段落中描述的后续处理步骤期间为 下面的层/部件/结构提供足够的保护。在这个实施方式中，ESL 74是 例如氮化铝层，ESL 76是例如ODC层。其他材料也在本公开的预期 范围内，只要这些材料在如以下段落中描述的后续处理期间为下面 的基材72的层/部件/结构提供足够的保护。

图5b示出了光敏层78沉积在ESL层76上。在这个实施方式中， 光敏层78是单体，使得其电导率在充分暴露到某些波长的光能时显 著改变，并且以这种方式，上述关于光敏层38的教导适用于光敏层 78。为了简洁和清楚起见，以上关于光敏层38的材料、性质和工艺的讨论通过引用结合到关于光敏层78的本文中。

然而，在这个实施方式中，优选地使用旋涂沉积技术来沉积光 敏层78，例如噻吩。噻吩只是低聚物(即低分子量聚合物)的一个 示例。

如图5c所示，在光敏层78上形成盖层。在这个实施方式中，仅 示出了两个透明盖层82和84。取决于所选择的材料，有可能直接图 案化透明盖层82和84而无需使用额外的盖层。可替代地，在需要更 精确地图案化透明盖层82和84的那些应用中，透明盖层82和84可以与附加盖层例如图3c的盖层46和48结合使用。这些附加盖层可 以是与参照图3c描述的相同的材料，或可以是其他材料，只要它们 与透明盖层82和84以及在这个实施方式中描述的工艺兼容。

图5d示出了图案化透明盖层82和84以在其中形成开口，用柱 塞86填充开口，然后由箭头88示意性示出的将该器件暴露到具有光 能的光能源的结果。假设噻吩是光敏层78，光能86应具有约200nm 至约400nm范围内的波长，以便激活光敏层78的光敏性质。柱塞 86在这些波长下应当是不透明的(非透明的)，以保护柱塞下方的 光敏材料。材料例如SiO

在曝光过程期间，光敏层78的由柱塞86覆盖的区域被保护免受 光能88(未被暴露)。相反，由透明盖层82和84覆盖的光敏层78 的区域暴露到光能88，因为透明盖层82和84对光能88的波长是基 本上透明的。响应于对在约10mJ/cm

暴露区域90(现在是导电的)可以是接触柱塞、衬垫、细长导 线或其他形式的互连的形式，而剩余的未暴露区域78可以是将各个 暴露的导电区域90彼此电隔离的图案化绝缘层的形式。如果剩余的 未暴露区域78足够绝缘以在所得电路的操作期间执行该功能，则不 需要进一步的处理来形成互连层。然而，可以想到，在绝缘、介电 值、结构完整性、耐用性、可靠性等方面，未暴露区域78可能不足 以形成最终产品的一部分。图5e至5j示出了后续处理步骤，如果需 要，这些后续处理步骤去除了未暴露部分78，并用可能更适合于特 定应用的介电材料代替它们。

从图5e开始，对图5d所示的结构进行处理，从而去除柱塞86 和剩余的未暴露部分78。用于去除柱塞8和剩余的未暴露部分78的 特定过程将取决于这些部件的特定材料。在一个预期的实施方式中， 可以采用蚀刻、灰化等来去除部件，如图5e中的箭头90所示。结果是开口91。注意，在所示的实施方式中，灰化/蚀刻工艺90还可以 导致去除一些或所有的透明盖层84。这是预期的去除过程的副产物， 但是没有必要去除透明盖层84。相反，示出了在灰化/蚀刻工艺之后 保留透明盖层82，但是这也仅仅是设计选择，并且同样可以在灰化/蚀刻工艺期间去除(或不去除)透明盖层82。还要注意的是，在所 示的实施方式中，开口91延伸穿过ESL层74和76，这是所用于去 除柱塞86和/或剩余的部分78相同或额外的蚀刻步骤的结果。然而， 在开口91中去除ESL层74和376不是必要的，并且在一些实施方 式中(未示出)，这些层保留在开口91的底部。

接下来，如图5f所示，可以任选地形成金属隔离衬里92以做开 口91的侧壁和底部的衬里。金属隔离衬里可以由介电材料例如氧化 硅、氮化硅等形成，或在一些实施方式中，金属隔离衬里可以由金 属阻挡层例如钛、氮化钛、钽、氮化钽等形成。在所示的实施方式中，图5g，从开口91的底部去除金属隔离衬里92。然而，在一些 实施方式中，金属隔离衬里92可保留在开口91的底部。

然后，如图5g所示，有内衬的开口91用介电材料96填充或过 度填充。介电材料和沉积技术是设计选择的问题，但是由于良好的 间隙填充能力和低介电常数性质的有利性质，考虑采用可流动的 Extra Low K(ELK)介电材料。如果需要，可以通过CMP工艺、回 蚀工艺或其他平坦化工艺去除多余的介电材料96，从而形成电隔离 导电的暴露区域90的介电部件97，如图5g所示。结果是由暴露(现 在是导电的)区域90形成的一个层级的导电部件由光敏层78形成， 通过在当光敏层78的未暴露部分被去除时留下的间隙中形成的介电 部件97电隔离和物理隔离。虽然不是必需的，但是可以通过重复图 5a至5h所示的工艺步骤，将其他任选的互连层堆叠在图5i和5j所 示的中间结构顶部。例如，如图5i所示，可以在导电的暴露部分90 上方形成任选的盖层98，以保护它们免受后续工艺，并且如图5i所 示，可以在盖层98和介电部件97上方形成下一层级的ESL层74'和 76'。在一个预期的实施方式中，盖层98可以包含钴，尽管类似地考 虑其他材料。

图6和7提供了关于在本文所述的实施方式中使用的光敏层的化 学组合物的附加信息。

本文公开的实施方式的一个一般方面包括在基材上方形成光敏 材料。该方法还包括在光敏材料上方形成盖层。该方法还包括图案 化盖层。该方法还包括使用图案化的盖层，将光敏材料的第一部分 选择性暴露到预选择的光波长以改变光敏材料的第一部分的至少一 个材料性质，同时防止光敏材料的第二部分暴露到预选择的光波长。 该方法还包括和执行以下步骤中的一个，但不是两个：去除光敏材 料的第一部分，并在其位置上形成至少部分地被光敏材料的第二部 分围绕的导电元件。该方法还包括去除光敏材料的第二部分，和从 光敏材料的第一部分形成电连接电路的两个或更多个部分的导电元 件。

本文公开的实施方式的另一个一般方面包括在基材上沉积光敏 材料。该方法还包括将光敏材料的第一部分选择性暴露到预选择波 长的光，以改变光敏材料的第一部分的至少一种材料性质，同时不 暴露光敏材料的第二部分到预选择波长的光。该方法还包括将光敏 材料结合到集成电路的电互连中。

本文公开的实施方式的又一个一般方面包括基材。该器件还包 括在基材上方形成的电互连电路，该电互连电路具有至少两个层级， 这两个层级中的每一个均包括：光敏材料层，该层具有导电光敏材 料区域，以及该层中进一步具有沟槽。该器件还包括形成在沟槽内 并且电绝缘导电光敏材料的区域的绝缘材料。

前文概述几个实施方式的部件，使得本领域技术人员可以更好 地理解本公开的方面。本领域技术人员应当理解，他们可以容易地 将本公开用作设计或修改其他过程和结构的基础以实现与本文介绍 的实施方式相同的目的和/或实现相同的优点。本领域技术人员还应 当认识到，这样的等效构造不脱离本公开的精神和范围，并且可以 在不脱离本公开的精神和范围的情况下对它们进行各种改变、替换 和变更。