半导体结构及其形成方法

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

半导体工业经历了快速增长。半导体材料和设计中的技术进步已经产生了多代半导体器件，其中每一代都具有比上一代更小且更复杂的电路。在集成电路(IC)发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。但是这些进步也增加了处理和制造半导体器件的复杂性。

三维场效应晶体管(诸如鳍式FET(FinFET)和全环栅(GAA)FET(GAA FET))已经集成至各种存储器和核心器件中，以减小IC芯片的覆盖区，同时保持合理的处理裕度。虽然形成这些FET的方法通常已经足够，但是它们并不是在所有方面都完全令人满意。例如，当有源区域(即，鳍)的数量减少至两个或更少时，通过向器件结构引入气隙来降低寄生电容仍然是挑战。因此，至少由于这个原因，期望改善制造FinFET、GAA FET等的方法。

发明内容

本申请的一些实施例提供了一种半导体结构，包括：半导体鳍，从衬底突出；外延源极/漏极(S/D)部件，设置在所述半导体鳍上方；以及第一介电鳍和第二介电鳍，设置在所述衬底上方，其中，所述半导体鳍设置在所述第一介电鳍和所述第二介电鳍之间，其中，第一气隙由所述外延源极/漏极部件的第一侧壁和所述第一介电鳍包围，并且其中，第二气隙由所述外延源极/漏极部件的第二侧壁和所述第二介电鳍包围。

本申请的另一些实施例提供了一种半导体结构，包括：第一半导体鳍和第二半导体鳍，设置在衬底上方并且沿第一方向纵向取向；栅极堆叠件，设置在所述第一半导体鳍的第一沟道区域和所述第二半导体鳍的第二沟道区域上方并且沿基本垂直于所述第一方向的第二方向纵向取向，其中，所述第一沟道区域和所述第二沟道区域每个包括与所述栅极堆叠件交错的多个半导体层；第一源极/漏极(S/D)部件和第二源极/漏极部件，分别设置在所述第一半导体鳍和所述第二半导体鳍上方；以及第一介电鳍和第二介电鳍，设置在所述衬底上方并且沿所述第一方向纵向取向，其中，所述第一半导体鳍和所述第二半导体鳍设置在所述第一介电鳍和所述第二介电鳍之间，其中，所述第一介电鳍与所述第一源极/漏极部件形成第一气隙，并且其中，所述第二介电鳍与所述第二源极/漏极部件形成第二气隙。

本申请的又一些实施例提供了一种形成半导体结构的方法，包括：形成从衬底突出的半导体鳍；形成与所述半导体鳍相邻的介电鳍，其中，所述介电鳍基本平行于所述半导体鳍取向；去除所述半导体鳍的部分以形成源极/漏极(S/D)凹槽；以及在所述源极/漏极凹槽中形成源极/漏极部件，从而使得源极/漏极部件接触所述介电鳍的侧壁，从而限定气隙。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的各个实施例的用于制造半导体器件的示例性方法的流程图。

图2和图10A是根据本发明的各个实施例的处于图1所示的方法的各个阶段的示例性半导体器件的平面顶视图。

图3、图4、图5A、图5B、图6、图7、图8和图9是根据本发明的各个实施例的处于图1所示的方法的各个阶段的半导体器件的截面图。

图10B是根据本发明的各个实施例的图10A所示的半导体器件的三维立体图。

图11A、图12A、图13、图14、图15A、图15B、图16A、图16B、图16C、图16D、图17A、图17B、图18A和图18B是根据本发明的各个实施例的处于图1所示的方法的各个阶段的沿图10A和/或图10B的线AA’截取的半导体器件的截面图。

图10C、图11B、图12B、图19A、图19B、图20A和图20B是根据本发明的各个实施例的处于图1所示的方法的各个阶段的沿图10A和/或图10B的线BB’截取的半导体器件的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下本发明中，在另一部件上、连接至和/或耦接至另一部件的部件的形成可以包括其中部件以直接接触的形式形成的实施例，并且可以包括其中可以在部件之间介入额外部件从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在包括部件的器件的不同方位。

此外，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖在包括数值的合理范围内的数值，诸如在数值的+/-10％内或本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

本发明提供了减小包括鳍式FET(FinFET)和多栅极FET(诸如全环栅(GAA)FET)的场效应晶体管(FET)中的寄生电容的方法。每个FinFET包括与栅极结构接合的三维沟道区域，而每个GAA FET包括纳米片、纳米线或纳米棒的垂直堆叠件，作为与栅极结构交错的沟道区域。一些实施例提供了当给定的FET结构中的鳍(或有源区域)的数量减少至两个或更少时降低寄生电容的方法。本发明的实施例可以容易地集成至用于在FinFET、GAA FET和/或其它合适的FET中形成外延S/D部件的现有工艺流程中。

参考图1，根据本发明的各个方面示出了形成半导体器件200(以下简称为器件200)的方法100的流程图。方法100仅仅是实例，并且不旨在将本发明限制在权利要求书中明确叙述的内容之外。可以在方法100之前、期间和之后提供额外操作，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些操作。下面结合图2至图20B描述方法100，其中图2和图10A示出了平面顶视图，图3至图9、图10C至图20B示出了截面图，图10B示出了器件200的三维立体图。具体而言，图11A、图12A和图13至图18B示出了沿图10A和/或图10B所示的线AA’截取的器件200的截面图，并且图11B、图12B和图19A至图20B示出了沿图10A和/或图10B所示的线BB’截取的器件200的截面图。器件200可以是在IC或它的部分的处理期间制造的中间器件，它可以包括静态随机存取存储器(SRAM)和/或其它逻辑电路、无源组件(诸如电阻器、电容器和电感器)和有源组件(诸如FinFET、GAA FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管和/或其它晶体管)。本发明不限于任何特定数量的器件或器件区域或任何特定的器件配置。可以将额外部件添加至器件200，并且在器件200的其它实施例中可以替换、修改或消除以下描述的一些部件。

在操作102中，参考图2和图3，方法100在半导体衬底(以下称为“衬底”)202上方形成器件区域203，其中器件区域203配置为提供一个或多个FET。器件区域203包括至少一个从衬底202突出并且沿X方向纵向取向的半导体鳍。在一些实施例中，如本文所描绘，器件区域203包括沿Y方向彼此间隔开的多个半导体鳍204和204’的阵列，其中内部半导体鳍204介于两个外部半导体鳍204’之间。外部半导体鳍204’在成分和结构上与内部半导体鳍204相同，但是在器件区域203内它们的相对位置不同。在本实施例中，外部半导体鳍204’沿X方向限定器件区域203的两个边缘(因此可以可选地称为边缘半导体鳍204’)。在这点上，如果设置在器件区域203中的所有半导体鳍的总数N大于或等于两个，则外部半导体鳍204’的数量是两个，而内部半导体鳍204的数量是(N-2)个。在一个实例中，如果N是如本文描绘的四个，则外部半导体鳍204’的数量是两个，而内部半导体鳍204的数量也是两个。在另一实例中，如果N是两个，则外部半导体鳍204’的数量是两个，而内部半导体鳍204的数量是零个，即，两个半导体鳍均认为是外部半导体鳍204’。在一些实施例中，器件区域203仅包括一个外部半导体鳍204’(见例如图17B、图18A和图18B)。换句话说，如果N小于或等于两个，则器件区域203中的半导体鳍全部认为是外部半导体鳍204’；否则，器件区域203包括外部半导体鳍204’和内部半导体鳍204的混合。

参考图2，器件200的顶视图描绘了衬底202的在其上方形成器件区域203的部分。参考图3，它是器件200的截面图，方法100在操作102中由衬底202形成半导体鳍204和/或204’。半导体鳍204和/或204’可以使用包括光刻和蚀刻工艺的合适的工艺来制造。光刻工艺可以包括：在衬底202上面形成光刻胶层(抗蚀剂)；将抗蚀剂暴露于图案；实施曝光后烘烤工艺；以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件(未示出)。然后，掩蔽元件用于在衬底202中蚀刻凹槽，从而在衬底202上留下半导体鳍204和/或204’。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。

用于形成半导体鳍204和/或204’的方法的许多其它实施例可以是合适的。例如，可以使用双重图案化或多重图案化工艺图案化半导体鳍204和/或204’。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或芯轴可以用于图案化半导体鳍204和/或204’。

衬底202可以包括：元素(单元素)半导体，诸如硅(Si)、锗(Ge)和/或其它合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其它合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其它合适的材料。衬底202可以是具有均匀成分的单层材料。可选地，衬底202可以包括具有适合于IC器件制造的类似或不同成分的多个材料层。

在一些实例中，各个掺杂区域可以设置在衬底202中或上。掺杂区域可以掺杂有诸如磷或砷的n型掺杂剂和/或诸如硼或BF

在一些实施例中，参考图4、图5A和图5B，器件区域203配置为提供一个或多个GAAFET，其中在操作102中，在衬底202上方形成多层堆叠件(ML)，并且随后由ML和衬底202形成半导体鳍204和/或204’。参考图4，ML包括交替层204a和204b，其中层204a包括配置为GAAFET的沟道区域的半导体材料，诸如例如，Si、Ge、SiC、SiGe、GeSn、SiGeSn、SiGeCSn、其它合适的半导体材料或它们的组合，层204b是配置为在随后处理步骤中被去除并且由栅极结构替换的牺牲层。在一些实施例中，每个层204b包括与层204a的半导体材料不同的半导体材料。在一个这样的实例中，层204a可以包括元素Si，而层204b可以包括SiGe。在另一实例中，层204a可以包括元素Si，而层204b可以包括元素Ge。如本文所描绘，ML可以布置为：层204b直接接触衬底202，并且层204a随后设置在层204b上；可选地，ML可以布置为：层204a直接设置在衬底202上，并且层204b设置在层204a上。在一些实例中，ML可以包括总共3至10对的交替层204a和204b；当然，其它配置也可以是适用的，取决于具体的设计要求。

在本实施例中，形成ML包括：以包括化学汽相沉积(CVD)技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、低压(LP-CVD)和/或等离子体增强CVD(PE-CVD))、分子束外延、其它合适的选择性外延生长(SEG)工艺或它们的组合的一系列外延工艺交替生长层204a和204b。外延工艺可以使用含Si和/或Ge的气态和/或液态前体，它们与下面的衬底的成分相互作用。

随后，参考图5A和图5B，方法100由ML和衬底202形成一个或多个半导体鳍204和/或204’。在本实施例中，每个半导体鳍204或204’包括从衬底202突出的基底鳍204c以及设置在基底鳍204c上方的交替层204a和204b(即，ML)的堆叠件。上面关于图3详细讨论了形成半导体鳍204和/或204’的方法。半导体鳍204和/或204’可以形成为各种配置，取决于期望的设计要求。例如，层204a和204b可以形成为如图5A所描绘的纳米线、如图5B所描绘的纳米片或纳米棒(未示出)。在一些实施例中，参考图5A，每个纳米线沿Y方向测量的宽度W1小于或等于两个相邻的半导体鳍204和/或204’之间的分隔距离W2。在一些实施例中，参考图5B，每个纳米片沿Y方向测量的宽度W3至少与相邻的半导体鳍204和/或204’之间的分隔距离W2相同。然后，线(或片)释放工艺可以去除层204b，以在层204a之间形成多个开口，并且随后在开口中形成金属栅极结构，从而形成具有沟道层的GAA FET。为此，此后层204a称为沟道层204a，并且此后层204b称为非沟道层204b。应该指出，本文公开的方法100的实施例同样适用于具有如图3所描绘的一个沟道层(即，均匀的鳍)和/或如图5A和图5B所描绘的多个沟道层204a的半导体鳍204和/或204’。为了说明目的，参考具有如图3所描绘的均匀鳍结构的半导体鳍204和/或204’来讨论方法100的随后操作104至118。

现在参考图6，方法100在衬底202上方形成隔离结构208，从而填充半导体鳍204和/或204’之间的间隔。隔离结构208可以包括氧化硅(SiO和/或SiO

参考图7和图8，方法100在操作106中形成与每个外部半导体鳍204’相邻并且基本平行于每个外部半导体鳍204’的介电鳍(或可选地称为垂直介电部件或介电壁)206，即，接壤器件区域203的边界，以从隔离结构208突出。参考图7，方法100首先图案化隔离结构208以在其中形成沟槽209。沟槽209可以通过一系列图案化和蚀刻工艺来形成。例如，可以首先在隔离结构208上方形成并且以光刻工艺图案化包括光刻胶层的掩蔽元件(未示出)以形成图案化的掩蔽元件。随后，可以通过一种或多种合适的蚀刻工艺去除隔离结构208的由图案化的掩蔽元件暴露的部分以形成沟槽209，之后，通过等离子体灰化或抗蚀剂剥离从器件200去除图案化的掩蔽元件。在所描绘的实施例中，沟槽209不延伸以暴露衬底202，即，沟槽209嵌入在隔离结构208中；但是，本发明不限于这种配置，并且可以适用于沟槽209暴露衬底202的部分，从而使得随后形成的介电鳍206垂直延伸以接触衬底202的实施例。

随后，参考图8，通过任何合适的方法(诸如CVD、FCVD、ALD、其它合适的方法或它们的组合)在沟槽209中沉积并且通过一个或多个CMP工艺平坦化介电材料，以在隔离结构208中形成介电鳍206。介电鳍206可包括任何合适的介电材料，诸如例如，氮化硅(SiN)、氧化硅(SiO和/或SiO

在本实施例中，在每个器件区域203的相对侧上形成两个介电鳍206。换句话说，在器件区域203内不存在介电鳍206。换句话说，设置在两个介电鳍206之间的区域没有任何额外的介电鳍206。对于在器件区域203中提供单个半导体鳍(例如，如图17B、图18A和图18B所描绘的外部半导体鳍204’)的实施例，形成与单个半导体鳍的两个侧壁的每个相邻的一个介电鳍206，即，单个半导体鳍布置在两个介电鳍206之间。此外，如图9所描绘，在距离最近的半导体鳍距离D处形成每个介电鳍206，其中距离D基于将要形成在半导体鳍中的外延源极/漏极(S/D)部件的尺寸来确定。在一些实施例中，可以在介电鳍206和外部半导体鳍204’之间形成伪间隔件(未描绘)，并且距离D由伪间隔件的宽度限定。如将在下面详细讨论的，距离D配置为允许外延S/D部件接触介电鳍206，从而在外延S/D部件下方包围气隙。

现在参考图10A至图10C，方法100在操作108中形成包括半导体鳍204和/或204’的沟道区域上方的多晶硅的伪栅极结构(即，占位栅极)210。图10A和图10B分别示出了在形成伪栅极结构210之后的器件200的顶视图和三维立体图。在图11A、图12A和图13至图18B中描绘了器件200穿过半导体鳍204和/或204’的S/D区域(即，沿线AA’)的截面图，并且图10C、图11B、图12B和图19A至图20B中描绘了器件200穿过半导体鳍204和/或204’的沟道区域(即，沿线BB’)的截面图。在本实施例中，在形成器件200的其它组件之后，利用金属栅极结构替换伪栅极结构210的部分。伪栅极结构210可以通过一系列沉积和图案化工艺来形成。例如，伪栅极结构210可以通过在器件区域203上方沉积多晶硅层并且实施蚀刻工艺(例如，干蚀刻工艺)以去除多晶硅的部分并且形成伪栅极结构210来形成。虽然未描绘，但是在沉积多晶硅层之前，器件200可以包括通过合适的方法(诸如热氧化、化学氧化、其它合适的方法或它们的组合)在半导体鳍204和/或204’上方形成的界面层。伪栅极结构210可以进一步包括：其它材料层，包括介电层、硬掩模层、扩散层、覆盖层、其它合适的层或它们的组合。

现在参考图11A至图12B，方法100在操作110中在伪栅极结构210的侧壁上形成栅极间隔件211b。参考图11A和图11B，方法100在器件200上方沉积间隔件层211，从而使得在半导体鳍204和/或204’以及伪栅极结构210上方共形形成间隔件层211。间隔件层211可以是单层结构或多层结构，并且可以包括氮化硅、氧化硅(SiO和/或SiO

参考图13，方法100在操作112中在半导体鳍204和/或204’的每个的S/D区域中形成S/D凹槽213。在本实施例中，方法100通过选择性蚀刻半导体鳍204和/或204’而不蚀刻或基本不蚀刻介电鳍206和鳍间隔件211a来形成S/D凹槽213。在一些实施例中，方法100实施利用例如包括Cl

对于半导体鳍204和/或204’包括ML(即，配置为形成GAA FET)的实施例，方法100在操作114中在非沟道层204b的在S/D凹槽213中暴露的部分上形成内部间隔件(未描绘)。内部间隔件可以包括任何合适的介电材料，包括硅、碳、氧、氮、其它元素或它们的组合。例如，内部间隔件可以包括氮化硅(SiN)、氧化硅(SiO和/或SiO

方法100可以以一系列蚀刻和沉积工艺形成内部间隔件。例如，形成内部间隔件可以开始于选择性去除非沟道层204b的部分，而不去除或基本不去除沟道层204a的部分以形成沟槽。非沟道层204b可以通过任何合适的工艺(诸如干蚀刻工艺)去除。随后，在沟槽中形成一个或多个介电层，随后是一个或多个蚀刻工艺以去除(即，回蚀)沉积在沟道层204a的暴露表面上的过量介电层，从而在非沟道层204b上形成内部间隔件。一个或多个介电层可以通过任何合适的方法来沉积，诸如ALD、CVD、PVD、其它合适的方法或它们的组合。

参考图14，方法100在操作116中在每个S/D凹槽213中形成外延S/D部件214。外延S/D部件214的每个可以适合于形成p型FET器件(例如，包括p型外延材料)或可选地形成n型FET器件(例如，包括n型外延材料)。p型外延材料可以包括一个或多个掺杂有诸如硼、锗、铟、其它p型掺杂剂或它们的组合的p型掺杂剂的硅锗(epi SiGe)的外延层。n型外延材料可以包括一个或多个掺杂有诸如砷、磷、其它n型掺杂剂或它们的组合的n型掺杂剂的硅(epiSi)或硅碳(epi SiC)的外延层。在一些实施例中，外延S/D部件214如本文所描绘合并在一起；但是，本实施例不限于此。

在一些实施例中，实施一个或多个外延生长工艺以在每个S/D凹槽213中生长外延材料。例如，方法100可以实施如上面关于形成ML的沟道层204a和非沟道层204b所讨论的外延生长工艺。在一些实施例中，通过在外延生长工艺期间向源材料中添加掺杂剂来原位掺杂外延材料。在一些实施例中，在实施沉积工艺之后，外延材料通过离子注入工艺来掺杂。在一些实施例中，随后实施退火工艺以激活外延S/D部件214中的掺杂剂。

在本实施例中，与介电鳍206中的一个相邻形成的外延S/D部件214配置为接触介电鳍206，从而在外延S/D部件214的底部附近形成外部气隙230。换句话说，形成在器件区域203的边缘处的外延S/D部件214横向生长以接触它们相应的相邻介电鳍206的侧壁。在所描绘的实施例中，每个外部气隙230由外延S/D部件214、介电鳍206和鳍间隔件211a的部分限定。在一些实施例中，两个相邻的外延S/D部件214合并在一起以在外延S/D部件214的底部之间的间隔中形成内部气隙232。每个内部气隙232可以进一步由鳍间隔件211a的部分限定。如上面关于图9所讨论，介电鳍206和其相邻的半导体鳍(即，外部半导体鳍204’)之间的距离D配置为允许外延S/D部件214横向生长直至它接触介电鳍206的侧壁。因此，在本实施例中，外部气隙230的横向尺寸(即，沿Y方向测量的尺寸)以及因此的体积取决于距离D的大小。

用于改善FET的性能(例如，处理速度)的一般策略是减小器件的寄生电容，这降低了器件的RC延迟。减小寄生电容可以通过将具有较低介电常数的材料(例如以气隙形式的空气)合并至器件的结构中来实现。虽然在FET中引入气隙的现有方法通常已经足够，但是它们并不是在所有方面都完全令人满意。例如，当器件包括两个或多个半导体鳍(有源区域)时，FET的寄生电容可以通过合并形成在半导体鳍上方的相邻的S/D部件以在S/D部件下方创建内部气隙(诸如本文提供的内部气隙232)来减小。但是，当器件尺寸继续减小时，给定器件内的半导体鳍的数量可以减少至少于两个，从而防止形成任何内部气隙。本实施例提供了形成与最外部半导体鳍相邻的额外的气隙(诸如本文提供的外部气隙230)的方法，从而使得无论存在多少个半导体鳍，为每个器件配置至少两个气隙(即，外部气隙230)。在本实施例中，合并与外部半导体鳍相邻的介电鳍使器件中的气隙的总数增加两倍，这对于仅存在一个半导体鳍的实施例尤其有益。在一些实施例中，形成在器件内的气隙的总数超过存在的半导体鳍的数量，从而最大化气隙的电容减小效应。

参考图15A和图15B，方法100在操作118中在器件200上方形成蚀刻停止层(ESL)220。ESL 220可以包括氮化硅(SiN)、含碳的氮化硅(SiCN)、含氮的氧化硅(SiON)、硅、碳和氧掺杂的氮化硅(SiOCN)、其它合适的材料或它们的组合。在一些实施例中，介电鳍206包括具有比鳍间隔件211a和/或ESL 220的介电常数低的介电常数的介电材料，以努力降低器件200的寄生电容。在本实施例中，通过CVD、PVD、ALD、其它合适的方法或它们的组合在器件200上方共形形成ESL 220。参考图15A，ESL 220形成在合并的外延S/D部件214和介电鳍206的顶面上方，但是不填充气隙230或气隙232的。可选地，参考图15B，除了形成在合并的外延S/D部件214和介电鳍206的顶面上之外，ESL 220可以部分填充气隙230和气隙232，从而减小(虽然没有消除)每个气隙的体积。当外延S/D部件214仅稍微合并时，这种由ESL 220部分填充气隙230和气隙232可能发生，这导致气隙230和气隙232的体积增大。

随后，参考分别对应于图15A和图15B的图16A和图16B，方法100在操作118中在ESL220上方形成层间介电(ILD)层222。ILD层222可以包括氧化硅(SiO和/或SiO

在本实施例中，外部气隙230的数量M与介电鳍206的数量一致，无论半导体鳍204和/或204’的数量N是多少，都是两个。另一方面，内部气隙232的数量P取决于合并在一起的外延S/D部件214的数量N’，例如，如果N’是零，则不形成内部气隙232，P＝0；否则，P＝N’-1。因此，在不存在任何介电鳍206的情况下，合并两个相邻的外延S/D部件204将不会产生外部气隙230或M＝0，并且总共不超过(N’-1)个内部气隙232，或(M+P)≤(N’-1)。本文提供的实施例配置为通过相对于器件区域203中的半导体鳍204和/或204’的数量N最大化气隙的总数(M+P)来减小器件200的寄生电容。在一个实例中，参考图14至图16B，因为器件200包括两个介电鳍206和四个合并的外延S/D部件214和/或204’，或者N＝N’＝4，所以存在两个外部气隙230(M＝2)和三个内部气隙232，或者P＝N’-1＝3，并且气隙的总数是M+P＝5，其大于N。在类似的实例中，参考图17A，因为器件200包括两个介电鳍206和两个合并的外延S/D部件214，或者N＝N’＝2，所以存在两个外部气隙230(M＝2)和一个内部气隙232(P＝1)，并且气隙的总数是M+P＝3，其大于N。

对于器件200包括单个半导体鳍204’(N＝1)的实施例，参考图17B、图18A和图18B，不形成内部气隙232，或者P＝0，并且因此，气隙的总数仅从由单个半导体鳍204’和两个介电鳍206形成的外部气隙230产生。在这方面，气隙的总数是M+P＝2，其大于N。但是，在不存在任何介电鳍206的情况下，将不形成气隙以减小器件200的寄生电容，或者M+P＝0。因此，介电鳍206通过与外部半导体鳍204’提供两个额外的外部气隙来减小器件的寄生电容，并且当器件包括单个半导体鳍204’时，这种减小的效果尤其有益。

应该指出，形成外部气隙230不取决于半导体鳍204和/或204’的具体配置。换句话说，半导体鳍204和/或204’可以配置为形成FinFET(如图17A和图17B所描绘)和/或GAA FET(如图18A和图18B所描绘)。此外，本文提供的实施例可以适用于GAA FET的各种配置，诸如图18A所描绘的基于纳米片的GAA FET和图18B所描绘的基于纳米棒的GAA FET。此外，本实施例不将半导体鳍204和204’的宽度W

现在参考图19A，方法100在操作120中通过任何合适的蚀刻工艺(诸如干蚀刻工艺)去除伪栅极结构210以形成栅极沟槽226，从而暴露半导体鳍204和/或204’的沟道区域。在一些实施例中，界面层(如果存在)保留在栅极沟槽226中的半导体鳍204和/或204’上方。

对于半导体鳍204和/或204’包括配置为形成GAA FET的ML的实施例，参考图19B，方法100从操作120进入操作122，以从ML去除非沟道层204b，从而形成与沟道层204a交错的开口228。方法100通过任何合适的蚀刻工艺(诸如干蚀刻、湿蚀刻、RIE或它们的组合)选择性去除非沟道层204b，而不去除或基本不去除沟道层204a。在一个实例中，可以实施使用氨(NH

随后，参考分别对应于图19A和图19B的图20A和图20B，方法100在操作124中在半导体鳍204和/或204’的每个的沟道区域上方(即，在栅极沟槽226中以及(如果适用)在开口228中)形成金属栅极结构240，其中金属栅极结构240至少包括栅极介电层242和设置在栅极介电层242上方的金属栅电极244。对于半导体鳍204和/或204’包括配置为形成GAA FET的ML的实施例，参考图20B，栅极介电层242包裹每个沟道层204a，并且金属栅电极244配置为填充在沟道层204a之间的开口228中以及栅极沟槽226中。

在本实施例中，栅极介电层242包括任何合适的高k(即，具有比氧化硅的介电常数(其为约3.9)大的介电常数)介电材料，诸如氧化铪、氧化镧、其它合适的材料或它们的组合。金属栅电极244可以包括至少一个功函金属层(未单独描绘)和设置在其上方的块状导电层(未单独描绘)。功函金属层可以是p型或n型功函金属层。示例性功函材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi

此后，方法100在操作126中可以对器件200实施额外的处理步骤。例如，方法100可以在S/D部件214上方形成S/D接触件(未描绘)，其中每个S/D接触件可以包括任何合适的导电材料，诸如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、其它合适的导电材料或它们的组合。方法100可以通过一系列图案化和蚀刻工艺在ILD层222中形成S/D接触开口，并且随后使用任何合适的方法(诸如CVD、ALD、PVD、镀、其它合适的工艺或它们的组合)在S/D接触开口中沉积导电材料。在一些实施例中，在S/D部件214和S/D接触件之间形成硅化物层(未描绘)。硅化物层可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、其它合适的硅化物或它们的组合。可以通过诸如CVD、ALD、PVD或它们的组合的沉积工艺在器件200上方形成硅化物层。随后，方法100可以在器件200上形成额外的部件，诸如例如，配置为与金属栅极结构240耦接的栅极接触件(未描绘)、垂直互连部件(例如，通孔；未描绘)、水平互连部件(例如，导线；未描绘)、额外的金属间介电层(例如，ESL和ILD层；未描绘)、其它合适的部件或它们的组合。

虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，在本实施例中，通过形成与器件的外延S/D部件相邻的垂直介电部件(例如，介电鳍)减小了器件(例如，FinFET、GAA FET等)的寄生电容。在一些实施例中，形成介电鳍在那些设置在包括半导体鳍阵列的器件区域的外边缘处的半导体鳍的底部引入气隙。如本文所提供的，当尝试实现减少半导体鳍的数量(也称为鳍减少)时，将气隙引入至外部(或边缘)半导体鳍对于减小器件的寄生电容是重要的。在本发明的一些实施例中，半导体鳍的数量可以减少至两个或更少。所公开的方法的实施例可以容易地集成至用于制造各种FET的现有工艺和技术中。

在一个方面，本实施例提供了半导体结构，包括：半导体鳍，从衬底突出；外延S/D部件，设置在半导体鳍上方；以及第一介电鳍和第二介电鳍，设置在衬底上方，其中，半导体鳍设置在第一介电鳍和第二介电鳍之间，其中，第一气隙由外延S/D部件的第一侧壁和第一介电鳍包围，并且其中，第二气隙由外延S/D部件的第二侧壁和第二介电鳍包围。

在一些实施例中，半导体结构还包括：间隔件，设置在所述外延源极/漏极部件、所述第一介电鳍和所述第二介电鳍的部分上，从而使得所述第一气隙和所述第二气隙每个由所述间隔件部分限定。在一些实施例中，所述间隔件包括具有第一介电常数的第一介电材料，并且所述第一介电鳍和所述第二介电鳍每个包括具有第二介电常数的第二介电材料，并且其中，所述第一介电常数与所述第二介电常数不同。在一些实施例中，所述第一介电常数大于所述第二介电常数。在一些实施例中，半导体结构还包括：蚀刻停止层，设置在所述外延源极/漏极部件、所述第一介电鳍和所述第二介电鳍上方。在一些实施例中，所述第一气隙和所述第二气隙每个由所述蚀刻停止层部分限定。在一些实施例中，半导体结构还包括：金属栅极堆叠件，设置在所述半导体鳍的与所述外延源极/漏极部件相邻的沟道区域上方，其中，所述半导体鳍的所述沟道区域包括与所述金属栅极堆叠件交错的半导体层的堆叠件。在一些实施例中，在基本垂直于所述半导体鳍的纵向方向的方向上，所述半导体鳍由第一宽度限定，并且所述第一介电鳍和所述第二介电鳍的每个均由第二宽度限定，并且其中，所述第一宽度与所述第二宽度不同。在一些实施例中，所述第一宽度大于所述第二宽度。

在另一方面，本实施例提供了半导体结构，包括：第一半导体鳍和第二半导体鳍，设置在衬底上方并且沿第一方向纵向取向；栅极堆叠件，设置在第一半导体鳍的第一沟道区域和第二半导体鳍的第二沟道区域上方并且沿基本垂直于第一方向的第二方向纵向取向；第一S/D部件和第二S/D部件，分别设置在第一半导体鳍和第二半导体鳍上方；以及第一介电鳍和第二介电鳍，设置在衬底上方并且沿第一方向纵向取向，其中，第一半导体鳍和第二半导体鳍设置在第一介电鳍和第二介电鳍之间，其中，第一介电鳍与第一S/D部件形成第一气隙，并且其中，第二介电鳍与第二S/D部件形成第二气隙。在本实施例中，第一沟道区域和第二沟道区域每个包括与栅极堆叠件交错的多个半导体层。

在一些实施例中，所述第一源极/漏极部件和所述第二源极/漏极部件合并以形成第三气隙。在一些实施例中，半导体结构还包括：第三半导体鳍，设置在所述第一半导体鳍和所述第二半导体鳍之间；以及第三源极/漏极部件，设置在所述第三半导体鳍上方，其中，所述第一源极/漏极部件、所述第二源极/漏极部件和第三源极/漏极部件合并以在所述第一源极/漏极部件和所述第二源极/漏极部件之间形成第三气隙并且在所述第二源极/漏极部件和所述第三源极/漏极部件之间形成第四气隙。在一些实施例中，半导体结构还包括：隔离结构，设置在所述衬底上方，其中，所述隔离结构的部分将所述第一介电鳍和所述第二介电鳍与所述衬底分隔开。在一些实施例中，半导体结构还包括：蚀刻停止层，设置在所述第一源极/漏极部件的底部和所述第一介电鳍之间以及所述第二源极/漏极部件的底部和所述第二介电鳍之间，从而使得所述第一气隙和所述第二气隙每个由所述蚀刻停止层包围。在一些实施例中，半导体结构还包括：间隔件，设置在所述第一源极/漏极部件、所述第二源极/漏极部件、所述第一介电鳍和所述第二介电鳍的部分上，从而使得所述第一气隙和所述第二气隙每个由所述间隔件部分包围，其中，所述第一介电鳍或所述第二介电鳍的介电常数小于所述间隔件的介电常数。

在又一方面，本实施例包括：形成从衬底突出的半导体鳍；形成与半导体鳍相邻的介电鳍，其中，介电鳍基本平行于半导体鳍取向；去除半导体鳍的部分以形成S/D凹槽；以及在S/D凹槽中形成S/D部件，从而使得S/D部件接触介电鳍的侧壁，从而限定气隙。

在一些实施例中，方法还包括：在形成所述源极/漏极凹槽之前：在所述半导体鳍和所述介电鳍上方沉积间隔件层；以及使所述间隔件层凹进以在所述半导体鳍和所述介电鳍的底部处形成间隔件，从而使得所述源极/漏极部件的底部设置在所述间隔件之间，并且使得所述气隙由所述间隔件部分包围。在一些实施例中，方法还包括：在所述源极/漏极部件和所述介电鳍上方形成蚀刻停止层，从而使得所述蚀刻停止层部分填充所述气隙。在一些实施例中，所述介电鳍是第一介电鳍，并且所述气隙是第一气隙，所述方法还包括形成与所述半导体鳍相邻并且基本平行于所述半导体鳍的第二介电鳍，从而使得所述半导体鳍设置在所述第一介电鳍和所述第二介电鳍之间，其中，在所述源极/漏极凹槽中形成所述源极/漏极部件以接触所述第二介电鳍的侧壁，从而限定第二气隙。在一些实施例中，所述半导体鳍是第一半导体鳍，所述介电鳍是第一介电鳍，所述源极/漏极部件是第一源极/漏极部件，并且所述气隙是第一气隙，所述方法还包括：形成与所述第一半导体鳍相邻并且基本平行于所述第一半导体鳍的第二半导体鳍；形成基本平行于所述第一半导体鳍的第二介电鳍，其中，所述第一半导体鳍和所述第二半导体鳍设置在所述第一介电鳍和所述第二介电鳍之间；以及在所述第二半导体鳍上方形成第二源极/漏极部件，其中，所述第二源极/漏极部件接触所述第二介电鳍的侧壁以形成第二气隙，并且其中，所述第一源极/漏极部件和所述第二源极/漏极部件合并以形成第三气隙。

上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。