存储器电路、存储器单元以及存储器单元的操作方法

技术领域

本发明涉及存储器单元，特别涉及共用位元线的存储器单元以及其操作方法。

背景技术

集成电路已进展至具有如7纳米、5纳米、以及3纳米小特征尺寸的先进科技。在这些先进科技中，栅极间距(pitch)(间隔(spacing))持续地缩小，因此引发了接触栅极桥接的疑虑。进一步而言，通常期望具有鳍片型主动区的三维晶体管，用于增强装置效能。在鳍片型主动区上形成的三维场效晶体管(field effect transistors；FETs)亦称为FinFETs。为了短通道控制，FinFETs需要狭小的鳍片宽度，而导致相对于平面FETs更小的源极/漏极区。这将减少对准的边距(margin)，并且进一步缩小装置间距以及增加封装密度会产生问题。伴随着缩小装置尺寸，电源线形成在基板的背面。然而，现存的背面电源导轨仍面临许多挑战，包含路径阻抗、对准边距、布局灵活性、以及封装密度。因此，需要可应付这些疑虑的鳍式晶体管以及电源导轨的结构与方法，以增强电路的效能表现以及可靠性。

发明内容

在此所述的实施例中，一种存储器电路包含多个存储器单元以及第一位元线，第一位元线连接至该等存储器单元的第一列存储器单元、以及第二位元线，第二位元线连接至第一列存储器单元。第一列存储器单元与相邻的第二列存储器单元共用第一位元线。第一列存储器单元与第三列存储器单元共用第二位元线，第三列存储器单元与第一列存储器单元相邻且与第二列存储器单元对向。

在另一更广泛的实施例中，一种存储器单元包含第一传输栅晶体管、第二传输栅晶体管、第一字元线、以及第二字元线。第一传输栅晶体管连接至第一位元线。第一位元线被与存储器单元在相同行的第一相邻存储器单元所共用。第二传输栅晶体管连接至第二位元线。第二位元线被与存储器单元在相同行的第二相邻存储器单元所共用，以及第二相邻存储器单元设置在第一相邻存储器单元的对向侧。第一字元线延伸通过存储器单元且连接至第一传输栅晶体管以及第二传输栅晶体管。第二字元线延伸通过存储器单元且连接至第一相邻存储器单元及第二相邻存储器单元。

在实施例中，一种存储器单元的操作方法包含施加第一信号至第一位元线，第一位元线相关于存储器单元阵列中的第一列存储器单元。第一位元线为存储器单元阵列中的第二列存储器单元所共用，且第二列存储器单元与第一列存储器单元相邻。此操作方法包含施加第二信号至相关于第一列存储器单元的第二位元线，其中第二位元线为存储器单元阵列中的第三列存储器单元所共用，且第三列存储器单元是与第一列存储器单元相邻，且与第二列存储器单元对向设置。此操作方法亦包括施加第三信号至通过存储器单元阵列中的一行存储器单元的两字元线的其中之一者，从而选取位在该行存储器单元以及第一列存储器单元的交叉处的第一存储器单元。

附图说明

本公开的各项特征在以下的实施方式搭配附带的图示一同阅读会有最好的理解。需要强调的是，依据产业的标准惯例，许多特征并没有按比例描绘。事实上，为了讨论的清晰度，许多特征的尺寸可为任意的增加或缩减。

图1根据所描述的原则的范例，展示一组共用位元线的描绘性的存储器单元的电路图。

图2根据所描述的原则的范例，展示共用位元线的描绘性的存储器阵列的电路图。

图3A以及图3B根据所描述的原则的范例，展示共用位元线的描绘性的存储器单元的布局图。

图4A以及图4B根据所描述的原则的范例，展示共用位元线的描绘性的存储器单元的布局图。

图5A根据所描述的原则的范例，为图3A以及图3B的存储器单元的布局的剖面图。

图5B根据所描述的原则的范例，为图4A以及图4B的存储器单元的布局的剖面图。

图6根据所描述的原则的范例，展示操作具共用位元线的存储器阵列的描绘性的流程图。

图7A、图7B、图7C、图7D、图7E、图7F、以及图7G根据所描述的原则的范例，描绘在形成背面接点或通孔(via)的一个或多个操作中的半导体装置的剖面图。

图8根据所描述的原则的范例，可在存储器单元实施的栅极全环(gate-all-around；GAA)晶体管的剖面图。

附图标记说明：

101：第一存储器单元

102：第一位元线

103：第二存储器单元

104：第二位元线

106、206a、206b：位元线

108、110、208a、208b：字元线

PG1、PG2、PD1、PD2、PU1、PU2：晶体管

202a、202b、202c、202d：列

204a、204b、204c、204d：行

210、301、303、401、403：存储器单元

302、304：导孔连结

305：主动区

306、402：导孔连结

307：栅极结构

310：短路接点

BL：位元线

BLB：互补位元线

404：接点

Vdd：正电源线

Vss：负电源线

501：虚线框

502a、502b、502c、502d、502e：主动区

503、505：存储器单元

504a、504b、504c、504d、504e：导孔

MD：扩散

EPI：外延

600：方法

602、604、606：操作

700：装置

702：基板

702a：基底部位

702b：氧化层

702c：上层半导体层

704、706：半导体层

708：栅极结构

710：源极/漏极凹槽

710a：源极面凹槽

712：遮罩单元

714：源极/漏极外延特征

716：接点或导孔

m0、m1、m2：金属化层

800：半导体装置

802：通道区

804：内部间隔物

具体实施方式

应该理解以下公开内容提供了用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述了部件以及布置等的特定实例以简化本公开内容。当然，该等仅仅是实例，而并不旨在为限制性的。另外，本公开可以在各种实例中重复参考数字及/或字母。该重复是为了简单和清楚的目的，并且本身并不代表所论述的各种实施例及/或配置之间的关系。除此之外，在以下描述中在第二特征上方或之上形成第一特征可以包括第一特征和第二特征形成为直接接触的实施例，并且亦可以包括可以在第一特征与第二特征之间形成额外特征，使得第一特征和第二特征可以不直接接触的实施例。

半导体工艺涉及各式各样的电路的形成。其中一种电路类型是存储器阵列。存储器阵列通常包含多个存储器单元，该多个存储器单元排列为二维阵列。二维阵列的一个第一方向中，存储器单元是沿着位元线连接。沿着垂直于第一方向的第二方向中，存储器单元是沿着字元线连接。为了讨论的目的，沿着第一方向的一串存储器单元将称作一列，而沿着第二方向的一串存储器单元将称作一行。一般而言，特定的行涉及一数字字元，而各列对应于此字元当中的不同位元。

传统而言，为存取存储器阵列中的特定存储器单元，会施加一个信号(例如，电压或电流)至连接到此存储器单元的位元线以及字元线。存取特定的单元可能涉及读取存储器单元中所存储的数据或写入数据至存储器单元中。各存储器单元可基于存储器单元中的晶体管的状态而存入数字“1”或数字“0”。

存储器阵列的一种类型为静态随机存取存储器(static random access memory；SRAM)阵列。在一些存储器单元设计中，各存储器单元利用两个不同的位元线，常称为位元线(bit line；BL)以及互补位元线(bit line bar；BLB)。位元线以及互补位元线两者皆沿着存储器单元的列延伸。同样沿着与位元线相同方向延伸的为电源导轨。电源导轨包含一个负电源(Vss)线以及一个正电源(Vdd)线。

在这些设计中，各存储器单元具有两条位元线，一条正电源线、以及两条负电源线，且该等线段在相同方向延伸且穿过各存储器单元。当存储器阵列的尺寸缩小，制造如此小的金属线变得更加困难。除此之外，较小的金属线可能导电性更差且具较高的电容，而降低效能。

根据在此描述的原则，为容许较大的金属线以及增进效能的空间，各位元线以及互补位元线都与相邻存储器单元共用。例如，在存储器单元的特定列中，用于该列的位元线可与在一侧的相邻列共用。除此之外，用于该列的互补位元线可与在对向侧的存储器单元的另一列共用。通过共用位元线以及互补位元线，这些线可比平常容许的还要大。更大的尺寸减少电阻以及电容，因而增进效能。由于位元线与相邻单元共用，在一行当中形成两字元线通过各单元(有别于传统例子中只有一字元线延伸通过一行单元。各字元线可以交错方式交替连接，以容许在特定的字元当中单独选取位元。

除此之外，在一些实施例中，负电源线可以相似的方式共用。在一个范例中，负电源线可沿着晶圆的背面延伸，晶圆的背面上形成存储器单元的晶体管，而位元线以及互补位元线形成在晶圆的正面(frontside)。或者，位元线以及互补位元线(以及正电源线)可形成在晶圆的背面(backside)，而负电源线形成在晶圆的正面。

通过利用在此描述的原则，以及与相邻存储器单元共用线(位元线或电源线)，可实现改善的SRAM单元的效能，而不增加各存储器单元的尺寸。具体而言，例如与相邻列共用的较大尺寸的位元线容许缩减的阻抗以及电容。缩减的电容与阻抗实质上增进装置的效能。具体而言，数据可以更高的速率从SRAM单元读取以及写入至SRAM单元。

图1是展示一组共用位元线的描绘性的存储器单元的电路图。根据本范例，图1描绘两相邻存储器单元101、103的电路图。第一存储器单元101连接至第一位元线102以及第二位元线104。在一范例中，第一位元线为位元线以及第二位元线为互补位元线。除此之外，第一存储器单元101连接至字元线108，但不连接至字元线110。因此，虽然字元线108、110两者皆有关于存储器单元101、103所位于的行，但第一存储器单元101仅连接至两字元线108、110的其中之一。

更详细而言，第一存储器单元101通过第一传输栅晶体管PG1的源极连接至第一位元线102。传输栅晶体管PG1的栅极连接至第一字元线108。传输栅晶体管PG1的漏极连接至第一上拉(pull-up)晶体管PU1的漏极、第一下拉(pull-down)晶体管PD1的源极、第二上拉晶体管PU2的栅极、以及第二下拉晶体管PD2的栅极。上拉晶体管PU1的源极连接至负电源线Vss，而下拉晶体管PD1的漏极连接至正电源线Vdd。相似地，上拉晶体管PU2的源极连接至负电源线Vss，而下拉晶体管PD2的漏极连接至正电源线Vdd。除此之外，上拉晶体管PU1的栅极、下拉晶体管PD1的栅极、上拉晶体管PU2的漏极、以及下拉晶体管PD2的源极皆连接至第二传输栅晶体管PG2的源极。第二传输栅晶体管PG2的栅极亦连接至字元线108。传输栅晶体管PG2的漏极连接至第二位元线104。

第二存储器单元103连接至位元线104，位元线104与第一存储器单元101共用。第二存储器单元103亦连接至另一位元线106。在这范例中，位元线104为互补位元线且位元线106为位元线。除此之外，第二存储器单元103连接至字元线110，但不连接至字元线108。因此，虽然字元线108、110两者皆有关于存储器单元101、103所位于的行，但第二存储器单元103仅连接两字元线108、110的其中之一。

更详细而言，第二存储器单元103通过第一传输栅晶体管PG1的源极连接至位元线104。传输栅晶体管PG1的栅极连接至第二字元线110。传输栅晶体管PG1的漏极连接至第一上拉(pull-up)晶体管PU1的漏极、第一下拉(pull-down)晶体管PD1的源极、第二上拉晶体管PU2的栅极、以及第二下拉晶体管PD2的栅极。上拉晶体管PU1的源极连接至负电源线Vss，而下拉晶体管PD1的漏极连接至正电源线Vdd。相似地，上拉晶体管PU2的源极连接至负电源线Vss，而下拉晶体管PD2的漏极连接至正电源线Vdd。除此之外，上拉晶体管PU1的栅极、下拉晶体管PD1的栅极、上拉晶体管PU2的漏极、以及下拉晶体管PD2的源极皆连接至第二传输栅晶体管PG2的源极。第二传输栅晶体管PG2的栅极亦连接至字元线110。传输栅晶体管PG2的漏极连接至位元线106。

图2展示共用位元线的描绘性的存储器阵列的电路图。图2描绘存储器单元的二维阵列。虽然图2描绘4x4存储器阵列，但应理解在此描述的原则适用于更大的存储器阵列。

图2描绘布置在一组列202a、202b、202c、202d、以及一组行204a、204b、204c、204d的存储器单元。位元线(包含位元线206a、206b)展示在与列202a、202b、202c、以及202d平行延伸的虚线框之中。字元线(包含字元线208a、208b)展示在与行204a、204b、204c、以及204d平行延伸的虚线框之中。位元线与特定的存储器单元的连接以实心点展示。字元线与特定的存储器单元的连接以空的圆圈展示。位元线(包含位元线206a、206b)相较于字元线(包含字元线208a、208b)更宽。在一实施例中，字元线的宽度在大约20-30纳米之间。在一实施例中，位元线的宽度在大约50以及80纳米之间。在一实施例中，位元线至少比字元线宽大约50％。宽度可在俯视角度(例如，平行于在上方形成装置的基板的上表面测量。位元线较宽的宽度是用以缩减阻抗。

请注意以存储器单元210为例。存储器单元210位于列202b以及行204a。存储器单元210连接至第一位元线206a以及第二位元线206b。第一位元线206a由列202a中的存储器单元所共用。换句话说，列202a以及202b共用位元线206a。除此之外，存储器单元210连接至位元线206b。位元线206b由列202c中的存储器单元所共用。换句话说，列202b以及202c共用位元线206b。

除此之外，各行的存储器单元具有两字元线通过其行。在存储器单元210的范例中，字元线208a以及208b会通过存储器单元210。然而，存储器单元210仅连接至两字元线208a、208b的其中之一。具体而言，存储器单元210连接至字元线208a。在行204a中的相邻存储器单元连接至字元线208b而不连接至字元线208a。因此，对于特定的行，每隔一个存储器单元则交替字元线的连接。例如，在行204a，列202a以及202c连接至字元线208b。以及，同样在行204a，列202b以及列202d连接至字元线208a。

图3A以及图3B展示共用位元线的描绘性的存储器单元的布局图。图3A描绘SRAM存储器单元布局图的主动区以及栅极结构的布局图。特别是，图3A展示两相邻存储器单元301、303。对于存储器单元301而言，展示晶体管PG1、PD1、PU2、PU1、PD2、以及PG2的位置。这些晶体管在栅极结构横跨主动区的位置形成。值得注意存储器单元303与存储器单元301对称(反映于y轴)设置。各存储器单元(301、303)自身对称(反映于x轴与y轴)。主动区305展示为细长的长方形，在平行于位元线BL/BLB的第一方向延伸。相关于n型金属氧化物半导体导体(NMOS)装置的主动区的宽度可能与相关于p型金属氧化物半导体导体(PMOS)装置的主动区的宽度不同。如图3A以及图3B所述，附图(figures)的顶部与底部的主动区相较于中间的两主动区更宽(在y方向)。栅极结构307展示为细长的长方形，在垂直于第一方向的第二方向延伸。字元线(未图示)在第二方向延伸。在一些实施例中，主动区为在第一方向延伸的鳍片结构。

这些主动区可包含在基板上形成的半导体材料(例如鳍片结构)且受掺杂以在栅极的两侧形成源极区/漏极区。可形成浅沟槽隔离(shallow trench isolation；STI)特征以将主动区相互隔离。在本范例中，主动区可为从STI特征上方伸出(extruded)的鳍片式主动区。在一些范例中，主动区另可为平面主动区或具多个通道垂直堆叠的主动区(亦称为栅极全环(gate-all-around；GAA)结构)。在栅极的任一侧边的主动区包含源极(亦称为源极特征)以及漏极(亦称为漏极特征)。源极特征以及漏极特征由相应的栅极堆叠插入以形成诸多场效晶体管(FETs)。在本实施例中，主动区沿着第一方向(X方向)具有一细长的形状，与栅极堆叠沿着与第一方向垂直的第二方向(Y方向)具有细长的形状。

图3A描述相应的基板的正面的布局图。在本范例中，位元线BL以及互补位元线BLB两者皆形成在基板或晶圆的正面。图3A亦描述连接晶体管至上述的位元线BL或互补位元线BLB的导孔连结302、304的位置。特别是，导孔连结302展示所形成的连结是连接至位元线BL或是互补位元线BLB。导孔连结304展示所形成的连结是连结至字元线(未图示)。在一些范例中，字元线可形成在位元线BL/互补位元线BLB之上的金属化层中。

在一些范例中，导孔连结302、304可通过互连结构(未图示)连接至上层金属线。互连结构可包含许多接点特征、导孔特征以及金属线以连接FETs以及其他装置为功能性电路。互连结构可包含多个金属层，金属层各具有多个金属线以及导孔特征以在相邻的金属层中垂直地互连金属线，如位元线BL/互补位元线BLB或字元线。

在一些范例中，接点310可为短路接点特征(butted contact feature；BCT)。短路接点310可能落于(land)主动区以及栅极结构上。例如，短路接点310(图3A的左边)连接至PU1以及PD2的共同栅极，以及PU2的源极/漏极特征。其他短路接点310相似地连接栅极结构至相邻晶体管的主动区(源极/漏极特征)。短路接点之所以如此称之因为短路接点包含延伸至栅极(VG)的第一接点部分以及延伸至主动区(VDR)的源极/漏极的第二接点部分，皆结合在同一结构。

图3B描绘相应于基板的背面的存储器单元301、303的布局图。在本范例中，基板的背面经工艺以形成电源线Vss以及Vdd。对于各存储器单元，两条负电源线Vss以及一正电源线Vdd设置在基板的背面。除此之外，类似共用的位元线，负电源线Vss亦为共用的。特别而言，存储器单元301、303的两侧的负电源线Vss皆与相邻列的相邻存储器单元共用。再次，存储器单元301与存储器单元303对称(反映于y轴)。各存储器单元(301、303)在自身单元对称(反映于x轴与y轴)。

图3B描绘连接下方的电源线Vss/Vdd的导孔连结306的位置。导孔连结306实质上与所降落的主动区的宽度(例如，在y方向)相同。因此，在一些实施例中，与下拉晶体管PD1的主动区介接的导孔连结306相较于与上拉晶体管PU2的主动区介接的导孔连结306更大。相似地，与下拉晶体管PD2的主动区(源极/漏极特征)介接的导孔连结306相较于与上拉晶体管PU1的主动区(源极/漏极特征)介接的导孔连结306更大。

如此的导孔连结306可由在晶圆的背面执行的工艺形成。此工艺参考图7A-图7G在以下更详细的描述。

图4A以及图4B展示利用共用位元线以及共用负电源线Vss的存储器单元401、403的描述性的布局图。存储器单元401、403可与存储器单元301、303共享相似特征，而不同之处在此作描述。在本实施例的布局图中，负电源线Vss在基板的正面形成，而位元线BL/BLB以及正电源线Vdd在基板的背面形成。图4A描绘连接主动区(例如，源极/漏极)至字元线的导孔连结304，导孔连结304可在负电源线Vss上方的金属化层中形成。图4A亦描绘从主动区至负电源线Vss的导孔连结402，导孔连结402在基板的正面形成。负电源线Vss可与相邻存储器单元共用。

图4B描绘存储器单元401、403相应于基板的背面的布局图。在本范例中，基板的背面经工艺以形成位元线BL以及互补位元线BLB，以及正电源线Vdd。位元线BL以及互补位元线BLB在相邻单元之间共用。特别而言，存储器单元401、403两侧的位元线BL以互补位元线及BLB线两者与相邻列的相邻存储器单元共用。基板的背面的主动区的接点404，如上面所述，可实质上与相应的接点404落于的主动区具相同宽度。例如，落于晶体管PG2以及PG1晶体管的主动区(源极/漏极特征)的接点可大于落于上拉晶体管PU1以及PU2的主动区(源极/漏极特征)的接点404。接点404参考图7A-图7G，如下所述，可在基板的背面形成。

在一些范例中，利用在此描述的原则，字元线的阻抗可增加大约40％，且字元线负载可为传统结构的两倍。在一些范例中，字元线的宽度可为大于大约50％。

图5A根据所描述的原则的范例，为图3A以及图3B的存储器单元的布局的剖面图。特别而言，图5A描绘沿存储器单元301以及303之间的边界的剖面图。虚线框501展示在特定列的剖面。虚线框501的左边(展示为503)的部件为相邻列的存储器单元的部件。相似地，虚线框501的右边(展示为505)的部件为在相邻列且对向的存储器单元的部件。

在本范例中，各电源导轨(包含负电源线Vss以及正电源线Vdd)位于晶圆的背面。并且，位元线BL以及互补位元线BLB位于晶圆的正面。主动区502a、502b、502c、502d、502e(例如鳍片结构)对应于图3A以及图3B的主动区305。值得注意主动区502c、502d、502e未图示，因为不在平面上。在剖面的区域的主动区502c、502d、502e的半导体材料已为导电材料所取代，以容许与相关的晶体管端点形成接触。在一些实施例中，主动区502a、502b、502d、以及502e的宽度(x方向)大于装置中心的宽度。主动区具有形成于其中的外延(epitaxy)源极/漏极区(EPI)。在一些实施例中，鳍片结构502为块状硅所形成的鳍片在凹陷后以准备在其中形成源极/漏极特征(EPI)的剩余部分，块状硅所形成的鳍片的剩余部分经凹陷以准备在其中形成源极/漏极特征(EPI)，如图5A的502a以及502b所描述。在一些实施例中，外延材料在鳍片结构中成长，并随即为导电材料所取代，以形成自外延源极/漏极特征至背面金属化层(例如，背面M0)的导电通道，因此形成背面导孔接点504c、504d、504e。这可与以下所述的接点或导孔716实质上相似，参考图7A-图7G。

在本范例中，金属接触至扩散(MD)层的金属接点连接相应的鳍片结构502a以及502b上的两个源极/漏极特征。可以看出，导孔504b将源极/漏极特征(EPI)互连至位元线BL。位元线BL与相邻存储器单元503的晶体管共用，其共用为通过导孔504a互连晶体管的源极/漏极EPI至位元线BL。除此之外，导孔或接点504c连接主动区502c的源极/漏极EPI至正电源线Vdd。导孔504d连接有关于主动区502d的源极/漏极EPI至在基板的背面的负电源线Vss。负电源线Vss与相邻存储器单元505共用。特别而言，相邻存储器单元505的鳍片结构502e上的源极/漏极EPI，通过导孔504e连接至负电源线Vss。尽管导孔504a、504b、504c、504d、504e展示直接连接至电源导轨以及位元线，一些范例可包含额外的互连结构以连接导孔(从而晶体管装置的端点(例如，源极/漏极外延特征))至电源导轨以及位元线。

图5B为图4A以及图4B的存储器单元的布局的剖面图。在本范例中，电源导轨(例如负电源线Vss)位于晶圆的正面。并且，位元线BL、互补位元线BLB以及电源导轨(例如正电源线Vdd)位于晶圆的背面。鳍片结构502a、502b、502c、502d、502e对应于图4A以及图4A的主动区305。值得注意鳍片结构502a、502b、502c未图示因为不在平面上。在剖面的区域的主动区502a、502b、502c的半导体材料已导电材料所取代，以容许与相关的晶体管端点形成接触。可以看出，导孔504b将源极/漏极特征(主动区502b的特征)互连至位元线BL。位元线BL通过导孔504a与相邻存储器单元503的鳍片结构(主动区502a)上的源极/漏极特征共用。除此之外，导孔504c连接(主动区502c的)源极/漏极特征至正电源线Vdd。导孔504d连接(主动区502d的)源极/漏极外延区至在基板的背面的负电源线Vss。负电源线Vss与相邻存储器单元505共用。特别而言，相邻存储器单元505的(主动区502e的)源极/漏极区通过导孔504e连接至负电源线Vss。尽管导孔504a、504b、504c、504d、504e展示直接连接至电源导轨以及位元线，一些范例可包含额外的互连结构以连接导孔至电源导轨以及位元线。导孔504a、504b、以及504c可与以下所述的接点或导孔716实质上相似，参考图7A-图7G。

图6展示操作具共用位元线的存储器阵列的描绘性的流程图。根据本范例，方法600包含操作602，操作602为施加第一信号至第一位元线，第一位元线相关于存储器单元阵列中的第一列存储器单元，其中第一位元线为存储器单元阵列中的第二列存储器单元所共用，且第二列存储器单元与第一列存储器单元相邻。施加信号可涉及利用控制电路以施加电压或电流至第一位元线。第一位元线可为，例如，位元线206a。存储器单元的第一列可为202b。存储器单元的第二列可为202a。

方法600进一步包含操作604。操作604为施加第二信号至相关于第一列存储器单元的第二位元线，其中第二位元线为存储器单元阵列中的第三列存储器单元所共用，且第三列存储器单元是与第一列存储器单元相邻，且与第二列存储器单元对向设置。施加信号可涉及利用控制电路以施加电压或电流至第一位元线。第二位元线可为，例如，位元线206b。存储器单元的第一列可为202b。存储器单元的第三列可为202c。

方法600进一步包含操作606。操作606为施加第三信号至通过存储器单元阵列中的一行存储器单元的两字元线的其中之一者，从而选取位在该行存储器单元以及第一列存储器单元的交叉处的第一存储器单元。两字元线可为，例如，208a以及208b。存储器单元的行可为204a。

在一些范例中，第一列存储器单元亦可与第二列存储器单元共用电源线(例如负电源线Vss)。除此之外，第一列存储器单元亦可与第三列存储器单元共用另一负电源线Vss。在一些范例中，位元线以及负电源线Vss的尺寸可为实质上相似。在一些范例中，存储器单元的行中的存储器单元可交替连接至两条不同的字元线，使得行当中每隔一个存储器单元则交替字元线的连接。这容许共用位元线的相邻存储器单元为独立选取。

图7A至图7G描绘在形成背面接点的工艺的操作中的装置700的剖面图。装置700以及背面接点的各方面可运用在上述的任何晶体管以及图3B、图4B、图5A、或图5B的任何背面导孔或接点。

在一个实施例中，如图7A所描绘，基板702包含基底部位702a、氧化层(如埋藏氧化层(buried oxide layer；BOX))702b、以及上层半导体层702c。基板702可为绝缘层上硅晶(silicon-on-insulator；SOI)基板。在一些实施例中，基底部位702a以及上层半导体层702c为硅。额外的半导体层704(例如，硅锗(silicon germanium)以及706(例如，硅)在基板702上形成。可利用半导体层706以形成主动区一些部分。半导体层706为多个堆叠的薄层，此薄层适合形成栅极全环(GAA)装置的纳米线通道区。

从此基底结构，半导体装置的特征在基板的正面形成。图7B描绘多个栅极结构708在主动区上形成。在图7B的阶段，在一些实施例中，栅极结构708为虚设栅极结构。相邻于栅极结构，凹陷半导体层706以形成源极/漏极凹槽710。源极/漏极凹槽710可在栅极结构708的两侧形成。在随后的操作中，源极/漏极特征可通过如外延成长的方式在源极/漏极凹槽710中形成。

现在参考图7C，形成一图案化材料或遮罩单元712以遮蔽基板702的特定区域，并在特定源极/漏极凹槽710上方提供开口，使得背面接点或导孔可经开口连接至此特征部件。通过遮罩单元712的开口，通过合适的选择性蚀刻工艺，延伸相应的源极/漏极区710，如图7C的源极面凹槽710a所示。

在一实施例中，如图7D所描绘，未经掺杂的硅外延材料712在所延伸的源极面凹槽710a中成长。未经掺杂的硅外延材料712可为随后会移除的牺牲层，以提供背面接点或导孔。在其他实施例中，其他材料提供选择性。

如图7E所描述，接着翻转基板以进行背面工艺。在一些实施例中，基板附着至载板以对基板的背面进行工艺。值得注意的是进一步的工艺通常在进行背面工艺之前执行，包含在GAA结构的情况下以纳米线的形式释放主动区、以栅极置换工艺形成金属栅极结构、源极/漏极特征的成长、形成正面接点以及导孔、以及包含图3A、图4A、图5A、以及图5B所特别描述的特定正面金属化层的正面多层相互连结(multi-layer interconnect；MLI)。源极/漏极外延特征714描述为相邻于栅极结构708(可为金属栅极结构)。在一些实施例中，图7A至图7G的剖面图与栅极结构偏移，因此栅极结构本身未图示。因此，源极/漏极外延特征714之间可具有绝缘结构，如浅沟槽隔离(shallow trench isolation；STI)特征720。STI特征720可实质上与插入主动区的区域相似，如图3A-图5B所描述。

在开始背面工艺的范例中，施加移除工艺以从背面薄化基板702。移除工艺可包含研磨、化学机械研磨(chemical mechanical polishing；CMP)、以及蚀刻(如湿蚀刻)的组合以使薄化工艺更有效率。半导体层704可为基板薄化提供终止蚀刻，使得工艺的薄化工艺可以适当地终止。在增强产出量的范例中，抛光工艺包含较高抛光率的研磨工艺以及较高抛光品质的CMP工艺。

如图7E所描述，在装置700的背面工艺中，基板702经薄化以暴露硅外延材料712的背面。由于硅外延材料712以及半导体层704的周遭(例如硅锗(SiGe))之间的蚀刻选择性，可形成导电材料的接点或导孔716，以取代如图7E所示的硅外延材料712。接点716可包含夹设在接点716的导电材料(例如，钨(W))以及源极/漏极特征714之间的硅化物层。接点716可实质上与上述参考图3B、图4B、图5A、以及图5B的任何背面接点或导孔相似。接点716包含导电材料如钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钴(Co)、钨(W)、铝(Al)、铜(Cu)、或其组合。根据一些范例，背面接点特征的形成包含沉积一个或多个导电材料以及CMP工艺。沉积可通过适当的沉积技术，如化学气相沉积(CVD)、原子层沉积(ALD)、电镀(plating)、或其他合适的方法实施。形成的背面接点特征具与下述的隔离层的厚度相似，如10纳米以及30纳米之间的范围。

在一些实施例中，在直通背面的源极/漏极特征714的接点或导孔716形成之前，移除半导体材料704并以隔离层722取代。参考图7E。隔离层可为介电材料且可包含氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、低k(lowk)介电材料、其他合适的介电材料或前述的组合。隔离层可由合适的沉积技术形成，如CVD、ALD、流动性CVD(flowable CVD；FCVD)且可接着进行CMP工艺。在一些实施例中，隔离层包含在10纳米至30纳米之间的厚度范围。

如图7G所描绘，背面多层相互连结的额外薄层可在接点716上形成。额外背面多层相互连结(MLI)可包含在一些实施例所提供的金属化层，如上述的负电源线Vss、正电源线Vdd、位元线BL、以及/或互补位元线BLB。背面信号线或电源线可在任何合适的金属化层(如M0、M1、或M2)上形成。可形成额外的介电层或背面ILD(BILD)层。在一些实施例中，BILD层的形成可包含沉积工艺以及CMP工艺。之后，可图案化BILD以形成对应于如上所述，参考图3A以及图4A的背面导轨(例如Vss以及Vdd线)或信号线的沟槽。导电线可包含钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钴(Co)、钨(W)、铝(Al)、铜(Cu)、或前述的组合、以及其他合适的材料。其他工艺操作可在此所述的操作之前、之中、以及之后实施。

图8描绘形成如可实施为图3A-图7G任何一个或全部的晶体管(例如上拉晶体管PU、下拉晶体管PD、传输栅晶体管PG)的栅极全环晶体管的半导体装置的剖面图。图8描绘半导体装置800的剖面图，半导体装置800具有接触晶体管的一个端点的正面接点806、以及接触晶体管的另一端点的背面接点716。正面接点或导孔806可实质上与图3A以及图4A中接触晶体管的源极/漏极区以形成SRAM晶体管的任何正向接点相似。背面接点或导孔716可实质上与图3B以及图4B中接触晶体管的源极/漏极区以形成SRAM晶体管的任何背面接点相似。在一些实施例中，背面接点716根据图7A至图7G的一个或多个操作形成。背面金属层(M0)可提供任何一个背面金属化层，包含图3A以及图3B的负电源线Vss或正电源线Vdd、或图4B的正电源线Vdd、位元线、互补位元线。栅极708上形成额外MLI金属化层，金属化层可提供位在图3A或图4A所述的装置的正面的信号线或电源线。不论金属化层为在此所述的装置的正面或背面形成，半导体装置800包含在前述与相邻单元共用一个或多个信号线或电源线的存储器单元中。

半导体装置800提供栅极全环装置或晶体管。如此一来，半导体装置(GAA装置)800包含多个在外延源极/漏极区714之间延伸的通道区802。栅极结构708包含栅极介电层以及栅极电极层，且在各通道区802周围延伸。通道区802可为纳米线、纳米杆、以及其他纳米尺寸的结构的形式。介电材料的内部间隔物804夹设在栅极结构708以及源极/漏极区714之间。

通过利用在此所述的原则，存储器阵列可呈现更加的效能而不增加存储器单元的尺寸。特别而言，通过共用相邻存储器单元的位元线，位元线的阻抗以及电容可实质上缩减。在一范例中，在传统结构中的位元线的长度与阻抗的比值缩减了大约25-33％。进一步而言，位元线的负载可为传统结构的大约一半。在一些范例中，电容值缩减大约37％。缩减的阻抗以及电容容许更快的操作速率。例如，操作速率可增加大约20％。因此，数据可从存储器单元以更快的速率写入或读取。

在此所述的实施例中，一种存储器电路包含多个存储器单元、第一位元线，第一位元线连接至该等存储器单元的第一列存储器单元、以及第二位元线，第二位元线连接至第一列存储器单元。第一列存储器单元与相邻的第二列存储器单元共用第一位元线。第一列存储器单元与第三列存储器单元共用第二位元线，第三列存储器单元与第一列存储器单元相邻且与第二列存储器单元对向。

进一步的实施例中，存储器电路还包括两字元线通过单元的各行。在一实施例中，每一该两字元线以交错的方式连接至各行中交替的存储器单元。在一些实施例中，其中第一位元线以及第二位元线的宽度大于字元线的宽度。例如，第一位元线以及第二位元线的宽度大于字元线的宽度的大约50％。在装置的实施例中，第一位元线以及第二位元线在基板的正面形成。在进一步的实施例中，负电源线以及正电源线形成在基板的背面，正面相反于背面。

在实施例中，通过第一列存储器单元的第一负电源线，为第二列存储器单元的存储器单元所共用。在进一步的实施例中，通过第一列存储器单元的第二负电源线，为第三列存储器单元的存储器单元所共用。在另一个实施例中，第一位元线、第二位元线、以及正电源线形成在基板的背面。在进一步的实施例中，负电源线在基板的背面相反的正面形成。

在另一更广泛的实施例中，提供存储器单元包含第一传输栅晶体管、第二传输栅晶体管、第一字元线、以及第二字元线。第一传输栅晶体管连接至第一位元线。第一位元线被与存储器单元在相同行的第一相邻存储器单元所共用。第二传输栅晶体管连接至第二位元线。第二位元线被与存储器单元在相同行的第二相邻存储器单元所共用，以及第二相邻存储器单元设置在第一相邻存储器单元的对向侧。第一字元线延伸通过存储器单元且连接至第一传输栅晶体管以及第二传输栅晶体管。第二字元线延伸通过存储器单元且连接至第一相邻存储器单元及第二相邻存储器单元。

在存储器单元的实施例中，对于一行存储器单元中的各存储器单元，只有第一字元线或第二字元线的一者连接至各存储器单元。在一实施例中，第一位元线、第二位元线、以及正电源线形成在基板的背面，以及负电源线形成在基板的正面。在实施例中，第一位元线以及第二位元线形成在基板的正面，以及负电源线以及正电源线形成在基板的背面。在实施例中，第一位元线比字元线宽。在一些实施例中，第二位元线比字元线宽至少50％。

在实施例中，提供存储器单元的操作方法包含施加第一信号至第一位元线，第一位元线相关于存储器单元阵列中的第一列存储器单元。第一位元线为存储器单元阵列中的第二列存储器单元所共用，且第二列存储器单元与第一列存储器单元相邻。操作方法包含施加第二信号至相关于第一列存储器单元的第二位元线，其中第二位元线为存储器单元阵列中的第三列存储器单元所共用，且第三列存储器单元与第一列存储器单元相邻，且与第二列存储器单元对向设置。操作方法包含施加第三信号至通过存储器单元阵列中的一行存储器单元的两字元线的其中之一者，从而选取位在该行存储器单元以及第一列存储器单元的交叉处的第一存储器单元。在实施例中，操作方法包含通过施加第四信号至两字元线的另一者，以选取该行存储器单元中的第二存储器单元，第二存储器单元相邻第一存储器单元。在实施例中，第一位元线以及第二位元线设置在与连接至第一列存储器单元的电源线所设置在晶圆上的一面相反的另一面。

在实施例中，操作方法包含施加第一信号至第一位元线，第一位元线相关于存储器单元阵列中的第一列存储器单元。第一位元线为存储器单元阵列中的第二列存储器单元所共用，且第二列存储器单元与第一列存储器单元相邻。操作方法包含施加第二信号至相关于第一列存储器单元的第二位元线，其中第二位元线为存储器单元阵列中的第三列存储器单元所共用，且第三列存储器单元是与第一列存储器单元相邻，且与第二列存储器单元对向设置。操作方法包含施加第三信号至通过存储器单元阵列中的一行存储器单元的两字元线的其中之一者，从而选取位在该行存储器单元以及第一列存储器单元的交叉处的第一存储器单元。

在进一步的实施例中，操作方法包含通过施加第四信号至两字元线的另一者，以选取该行存储器单元中的第二存储器单元，第二存储器单元相邻第一存储器单元。在实施例中，第一位元线以及第二位元线设置在与连接至第一列存储器单元的电源线所设置在晶圆上的一面相反的另一面。

前述内容概述了几个实施例的特征使得本领域技术人员可更容易了解本公开的各面向。本领域技术人员应该理解，他们可以容易地将公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认知到，等效的构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。