解速率匹配方法、装置、芯片、设备及存储介质

技术领域

本公开涉及无线通信领域，尤其涉及一种解速率匹配方法、装置、芯片、设备及存储介质。

背景技术

在5G NR(new radio，全球性5G标准)的PUSCH(physical uplink sharedchannel，上行共享物理信道)上的编码方式为LDPC(low density parity check code，低密度奇偶校验码)编码。

速率匹配(Rate matching)是指传输信道上的比特被重发(repeated)或者被打孔(punctured)，以匹配物理信道的承载能力，信道映射时达到传输格式所要求的比特速率。

在5G NR中速率匹配包括两个过程：比特选择和交织。在通信传输中，因为噪声的干扰，会导致出现误码，少量误码可以通过纠错矫正，当出现大片连续误码超出纠错能力时，就无法恢复数据。交织通过打散传输数据，避免突发性的大片错误无法恢复数据，在解交织后集中突发性误码便会被分散。比特选择通常为编码后为进行速率匹配而将已编码好的数据在传输时增加或减少数据传输量的方法。比特选择是为了使编码后的数据与分配的时频资源进行匹配。

解速率匹配是速率匹配的逆过程。在5G NR中解速率匹配包括两个过程：解交织和解比特选择。首先进行解交织，然后进行解比特选择。解交织是交织的逆过程，用于将集中突发性误码分散。解比特选择是比特选择的逆过程，用于使编码后的数据与分配的时频资源进行匹配。环形缓冲器的长度为Ncb，解比特选择编码后的数据长度为E，E小于Ncb时采用打孔或截断方式进行传输，E大于Ncb时采用重复的方式进行传输。

发明内容

在相关技术中，解比特选择是在一个模块中实现的，需要等待码块数据a在解比特选择完毕后才能处理下一个码块数据b，流水度较低，解比特选择过程的处理效率低，进而解速率匹配处理时长较长。

本公开提供了一种解速率匹配方法、装置、芯片、设备及存储介质，用以解决解速率匹配处理时长较长的问题。

第一方面，本公开实施例提供了一种解速率匹配方法，包括：

获取第一码块数据；

将所述第一码块数据发送至解交织单元，获取所述解交织单元输出的解交织后的第二码块数据；

将所述第二码块数据发送至解比特选择单元，其中，所述解比特选择单元包括码块数据分割子单元、码块数据合并子单元和码块数据填充子单元；

在所述码块数据分割子单元、所述码块数据合并子单元和所述码块数据填充子单元中，对所述第二码块数据进行并行流水处理，获得解比特选择后的第三码块数据；

将所述第三码块数据存储至环形缓冲器中。

可选地，所述在所述码块数据分割子单元、所述码块数据合并子单元和所述码块数据填充子单元中，对所述第二码块数据进行并行流水处理，获得解比特选择后的第三码块数据，包括：

将所述第二码块数据发送至所述码块数据分割子单元，在所述码块数据分割子单元中，对所述第二码块数据按照Ncb’长度进行分割，获得分割后的第四码块数据，其中，所述第四码块数据的长度为Ncb’；其中，Ncb’长度根据基图模式与循环因子计算得到；

将所述第四码块数据发送至所述码块数据合并子单元，在所述码块数据合并子单元中，对所述第四码块数据进行合并，获得合并后的第五码块数据，其中，所述第五码块数据的长度为Ncb’；

将所述第五码块数据发送至所述码块数据填充子单元，在所述码块数据填充子单元中，在所述第五码块数据中插入饱和值和零，获得填充后的所述第三码块数据。

可选地，所述在所述码块数据分割子单元中，对所述第二码块数据按照Ncb’长度进行分割，获得分割后的第四码块数据，包括：

获取所述第二码块数据的长度；

若所述第二码块数据的长度小于Ncb’，则在所述第二码块数据的尾部进行补零，获得补零后的一个所述第四码块数据；

若所述第二码块数据的长度等于Ncb’，则将所述第二码块数据作为所述第四码块数据；

若所述第二码块数据的长度大于Ncb’，则对所述第二码块数据按照Ncb’进行分割，并在所述第二码块数据的尾部不足Ncb’的部分进行补零，获得至少两个所述第四码块数据。

可选地，所述在所述码块数据合并子单元中，对所述第四码块数据进行合并，获得合并后的第五码块数据，包括：

若所述第四码块数据的数量为一个，则将所述第四码块数据作为所述第五码块数据；

若所述第四码块数据的数量为至少两个，则将各个所述第四码块数据按照对应位置的数值进行累加，获得累加后的一个所述第五码块数据。

可选地，所述在所述码块数据填充子单元中，在所述第五码块数据中插入饱和值和零，获得填充后的所述第三码块数据，包括：

获取所述第五码块数据的第一起始位置k0及插值位置kd，其中，k0是读取所述第五码块数据的起始位置，kd是在所述第五码块数据中插入饱和值的位置；

从所述第一起始位置k0读取至所述第五码块数据的末端，再从所述第五码块数据的首端读取至所述第一起始位置k0，获得读取后的第六码块数据，其中，所述第六码块数据的长度为Ncb’；

在所述第六码块数据的所述插值位置kd，写入第一预设数量的所述饱和值，并在所述第六码块数据的第二起始位置之前，写入第二预设数量的零，获得所述第三码块数据。

可选地，所述将所述第一码块数据发送至解交织单元，获取所述解交织单元输出的解交织后的第二码块数据，包括：

将所述第一码块数据按列存储至所述解交织单元的缓存器中，其中，所述缓存器的行数为调制系数的n倍，n为大于1的整数；

从所述缓存器中按照预设规则按行读取所述第一码块数据，获得解交织后的所述第二码块数据。

可选地，所述从所述缓存器中按照预设规则按行读取所述第一码块数据，获得解交织后的所述第二码块数据，包括：

从所述缓存器中按行读取每列中的数据，且在第j次从所述缓存器中读取任一列的数据时，依次读取该列中第j、1*q+j、……、(N/q-1)*q+j位上的数据，获得解交织后的所述第二码块数据；其中，q为所述调制系数，j∈[1,q]，且j为整数，N为所述缓存器的行数。

可选地，各个子单元间在传输码块数据的各个时钟周期上都设置有标识位，其中，所述标识位用于标记所述时钟周期下传输所述码块数据中有效数据的数量，所述码块数据包括所述第二码块数据、所述第四码块数据、所述第五码块数据和所述第三码块数据中的至少一个。

第二方面，本公开实施例提供了一种解速率匹配装置，包括：

获取模块，用于获取第一码块数据；

第一处理模块，用于将所述第一码块数据发送至解交织单元，获取所述解交织单元输出的解交织后的第二码块数据；

发送模块，用于将所述第二码块数据发送至解比特选择单元，其中，所述解比特选择单元包括码块数据分割子单元、码块数据合并子单元和码块数据填充子单元；

第二处理模块，用于在所述码块数据分割子单元、所述码块数据合并子单元和所述码块数据填充子单元中，对所述第二码块数据进行并行流水处理，获得解比特选择后的第三码块数据；

存储模块，用于将所述第三码块数据存储至环形缓冲器中。

第三方面，本公开实施例提供了一种芯片，包括：存储器和处理器；所述存储器用于存储计算机程序；所述处理器用于在所述计算机程序执行时，实现第一方面所述的解速率匹配方法。

第四方面，本公开实施例提供了一种电子设备，包括：处理器、存储器和通信总线，其中，处理器和存储器通过通信总线完成相互间的通信；

所述存储器，用于存储计算机程序；

所述处理器，用于执行所述存储器中所存储的程序，实现第一方面所述的解速率匹配方法。

第五方面，本公开实施例提供了一种计算机可读存储介质，存储有计算机程序，所述计算机程序被处理器执行时实现第一方面所述的解速率匹配方法。

本公开实施例提供的上述技术方案与现有技术相比具有如下优点：本公开实施例提供的解速率匹配方法、装置、芯片、设备及存储介质，其中方法包括：获取第一码块数据，将第一码块数据发送至解交织单元，获取解交织单元输出的解交织后的第二码块数据，将第二码块数据发送至解比特选择单元，其中，解比特选择单元包括码块数据分割子单元、码块数据合并子单元和码块数据填充子单元，在码块数据分割子单元、码块数据合并子单元和码块数据填充子单元中，对第二码块数据进行并行流水处理，获得解比特选择后的第三码块数据，将第三码块数据存储至环形缓冲器中。

将解比特选择单元划分为码块数据分割子单元、码块数据合并子单元和码块数据填充子单元三个子单元，三个子单元之间实现并行流水式的数据处理，在解比特选择时，由于解比特选择单元中的三个子单元是并行处理数据的，解交织后的第二码块数据不用等待前面的码块数据执行完成整个解比特选择过程，才能执行解比特选择过程，只需要等待前面的码块数据在码块数据分割子单元中执行完成，就可以执行码块数据分割子单元中的步骤，提高了解比特选择过程的处理效率，降低处理的时延，进一步减少解速率匹配的处理时长，提升解速率匹配的处理效率。例如，现有的解比特选择是在一个模块中实现，需要等待码块数据a在解比特选择完毕后才能处理下一个码块数据b，流水度较低，而本公开中码块数据a在码块数据分割子单元中执行完毕后，在码块数据合并子单元中执行时，码块数据b可以在码块数据分割子单元中执行，无需等待码块数据a在整个解比特选择单元中执行完毕。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例中上行数据处理的方法流程示意图；

图2为本公开实施例中解速率匹配的方法流程示意图；

图3为本公开一个具体实施例中图2中步骤204的方法流程示意图；

图4为本公开一个具体实施例中图3中步骤301的方法流程示意图；

图5为本公开一个具体实施例中图3中步骤302的方法流程示意图；

图6为本公开一个具体实施例中图3中步骤303的方法流程示意图；

图7为本公开一个具体实施例中图2中步骤202的方法流程示意图；

图8为本公开实施例中解速率匹配装置的结构示意图；

图9为本公开实施例中电子设备的结构示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

本公开实施例中，提供了一种解速率匹配方法，该方法可以应用于现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)，当然，也可以应用于其他硬件设备，例如，专用集成电路(Application Specific Integrated Circuit，简称ASIC)。本公开实施例中，以将该方法应用于FPGA为例进行说明。

本公开实施例可应用于上行或下行的数据处理中，请参阅图1，其为上行数据处理的方法流程示意图。其中，步骤101，解MIMO(multiple input multiple output，多进多出)。步骤102，解调。步骤103，解扰。步骤104，解级联。步骤105，解速率匹配。步骤106，HARQ(Hybrid Automatic Repeat Request，混合自动重传请求)。步骤107，解码。

下面将详细说明本公开提出的解速率匹配方法的具体步骤。请参阅2，其为本公开实施例中解速率匹配的方法流程示意图，本公开提出的解速率匹配的方法流程主要包括：

步骤201，获取第一码块数据。

其中，获取第一码块数据是获取解级联单元发送的第一码块数据。

解调后，每个比特对应一个对数似然比(LLR，log-likelihood ratio)，称为软信息。此外，软信息一般采用6比特进行量化。

解级联之前数据的处理单位为符号，解级联后数据的处理单位为码块。解级联单元将解级联后的第一码块数据发送至解交织单元。

步骤202，将第一码块数据发送至解交织单元，获取解交织单元输出的解交织后的第二码块数据。

步骤203，将第二码块数据发送至解比特选择单元，其中，解比特选择单元包括码块数据分割子单元、码块数据合并子单元和码块数据填充子单元。

步骤204，在码块数据分割子单元、码块数据合并子单元和码块数据填充子单元中，对第二码块数据进行并行流水处理，获得解比特选择后的第三码块数据。

步骤205，将第三码块数据存储至环形缓冲器中。

本公开实施例将解比特选择单元划分为码块数据分割子单元、码块数据合并子单元和码块数据填充子单元三个子单元，每个子单元中每拍处理量为多个即并行处理，三个子单元之间实现并行流水式的数据处理，在解比特选择时，由于解比特选择单元中的三个子单元是并行流水式处理数据的，解交织后的第二码块数据不用等待前面的码块数据执行完成整个解比特选择过程，才能执行解比特选择过程，只需要等待前面的码块数据在码块数据分割子单元中执行完成，就可以执行码块数据分割子单元中的步骤，提高了解比特选择过程的处理效率，降低处理的时延，进一步减少解速率匹配的处理时长，提升解速率匹配的处理效率。例如，现有的解比特选择是在一个模块中实现，需要等待码块数据a在解比特选择完毕后才能处理下一个码块数据b，流水度较低，而本公开中码块数据a在码块数据分割子单元中执行完毕后，在码块数据合并子单元中执行时，码块数据b可以在码块数据分割子单元中执行，无需等待码块数据a在整个解比特选择单元中执行完毕。

请参阅图3，其为图2中步骤204的方法流程示意图。一个具体实施例中，步骤204包括：

步骤301，将第二码块数据发送至码块数据分割子单元，在码块数据分割子单元中，对第二码块数据按照Ncb’长度进行分割，获得分割后的第四码块数据，其中，第四码块数据的长度为Ncb’。

其中，Ncb’长度根据基图模式与循环因子计算得到。当基图模式BGN＝1时，Ncb’＝66*zc；当基图模式BGN＝2时，Ncb’＝50*zc，zc为循环因子。

步骤302，将第四码块数据发送至码块数据合并子单元，在码块数据合并子单元中，对第四码块数据进行合并，获得合并后的第五码块数据，其中，第五码块数据的长度为Ncb’。

步骤303，将第五码块数据发送至码块数据填充子单元，在码块数据填充子单元中，在第五码块数据中插入饱和值和零，获得填充后的第三码块数据。

在本实施例中，码块数据分割子单元根据Ncb’长度对第二码块数据进行分割，码块数据合并子单元对分割后的第四码块数据进行合并，码块数据填充子单元对合并后的第五码块数据进行插值和补零，完成对第二码块数据的解比特选择步骤。

请参阅图4，其为图3中步骤301的方法流程示意图。一个具体实施例中，步骤301包括：

步骤401，获取第二码块数据的长度。

步骤402，若第二码块数据的长度小于Ncb’，则在第二码块数据的尾部进行补零，获得补零后的一个第四码块数据。

步骤403，若第二码块数据的长度等于Ncb’，则将第二码块数据作为第四码块数据。

步骤404，若第二码块数据的长度大于Ncb’，则对第二码块数据按照Ncb’进行分割，并在第二码块数据的尾部不足Ncb’的部分进行补零，获得至少两个第四码块数据。

在本实施例中，在对第二码块数据进行分割时，需要判断第二码块数据的长度与Ncb’的关系。为清楚说明步骤404，以下将举例说明：假设第二码块数据的长度大于Ncb’，在按照Ncb’进行分割时，得到ncb1、ncb2及ncb3，其中，ncb1和ncb2的长度等于Ncb’，ncb3的长度小于Ncb’，则对ncb3的尾部补零，直到补零后的ncb3的长度等于Ncb’，最终该第二码块数据经过分割后输出3个第四码块数据，分别为ncb1、ncb2以及补零后的ncb3。

请参阅图5，其为图3中步骤302的方法流程示意图。一个具体实施例中，步骤302包括：

步骤501，获取第四码块数据的数量。

步骤502，若第四码块数据的数量为一个，则将第四码块数据作为第五码块数据。

步骤503，若第四码块数据的数量为至少两个，则将各个第四码块数据按照对应位置的数值进行累加，获得累加后的一个第五码块数据。

例如，Ncb’长度为4比特，第四码块数据的数量为两个，分别为ncb1和ncb2，ncb1为1、2、3、4，ncb2为5、6、7、0，ncb1和ncb2按照对应位置的数值进行累加，则第五码块数据为1+5、2+6、3+7、4+0，即第五码块数据为6、8、10、4，第五码块数据的长度仍为4比特。

请参阅图6，其为图3中步骤303的方法流程示意图。一个具体实施例中，步骤303包括：

步骤601，获取第五码块数据的第一起始位置k0及插值位置kd，其中，k0是读取第五码块数据的起始位置，kd是在第五码块数据中插入饱和值的位置。

k0和kd可以是第五码块数据中的任一位置。

步骤602，从第一起始位置k0读取至第五码块数据的末端，再从第五码块数据的首端读取至第一起始位置k0，获得读取后的第六码块数据，其中，第六码块数据的长度为Ncb’。

例如，第五码块数据的数据顺序为首端-k0-末端，第六码块数据的数据顺序为k0-末端-首端-k0。

步骤603，在第六码块数据的插值位置kd，写入第一预设数量的饱和值，并在第六码块数据的第二起始位置之前，写入第二预设数量的零，获得第三码块数据。

需要说明的是，第六码块数据的第二起始位置即为第六码块数据的首部位置。饱和值为1F(LLR值6位)。第二预设数量为2zc，其中，zc表示循环因子。第一预设数量为f，f根据添加CRC后的每个第一码块数据的长度K’及循环因子zc计算得到的，具体地，f＝K-K’。当基图模式BGN＝1时，K＝22*zc；当基图模式BGN＝2时，K＝10*zc。K’是添加CRC(CyclicRedundancy Check，循环冗余校验)后的每个第一码块数据的长度，即环形缓冲器的长度Ncb＝Ncb’+2zc+f。

一个具体实施例中，各个子单元间在传输码块数据的各个时钟周期上都设置有标识位，其中，标识位用于标记时钟周期下传输码块数据中有效数据的数量，码块数据包括第二码块数据、第四码块数据、第五码块数据和第三码块数据中的至少一个。

在解速率匹配的每一个流程，即由前级单元将数据传输到后级单元的过程中，均设置有标识位对有效数据进行标识，方便后续的处理流程，从而不必将数据进行准确的拼接，将数据进行准确的拼接是指后级单元在读取前级单元的数据时，若前级单元的数据不满一定的数据量，则需要等待前级单元补充数据，以使前级单元和后级单元之间的数据传递均满足一定的数据量，即不需要将数据凑到一定量后方可进行处理，优化了处理，使得传输数据不用严格进行格式对齐。

需要说明的是，在本实施例中，解交织单元可以为通过软件算法实现解交织步骤的单元，也可以为通过硬件器件如FPGA实现解交织步骤的单元。在采用软件算法实现解交织步骤时，将解交织单元的缓存器的行数设置为调制系数，对数据进行按列存储后按行读出，但需要逐行处理数据，处理数据的效率较低，处理时长较长。本公开实施例提出的通过硬件器件实现解交织步骤的方法，具体请参阅图7，其为图2中步骤202的方法流程示意图。一个具体实施例中，步骤202包括：

步骤701，将第一码块数据按列存储至解交织单元的缓存器中，其中，缓存器的行数为调制系数的n倍，n为大于1的整数。

其中，将第一码块数据按列存储至解交织单元的缓存器中的过程中，在数据存储至缓存器的第m列时，确保缓存器的第m-1列存储满数据，m为大于1的整数。

缓存器的行数是指缓存器的位宽。

目前，已知的调制系数有1、2、4、6。例如，在调制系数为4时，可以将缓存器的行数设置为8。

一个具体实施例中，缓存器的行数设置为各个调制系数的公倍数。例如，各个调制系数分别为1、2、4、6，各个调制系数的最小公倍数为12，则可以将缓存器的行数设置为12，或者设置为12的整数倍数。缓存器的行数设置为各个调制系数的公倍数，可以在调制系数设置为各个调制系数中的任一个时，均无需修改缓存器的行数，缓存器的行数必然是调制系数的整数倍。

将第一码块数据按列存储至解交织单元的缓存器中，可以是将第一码块数据按照缓存器的行数进行拼接，拼接成多个长度为缓存器的行数的数据序列，再将各个数据序列按列存储至解交织单元的缓存器中，也可以是直接将第一码块数据按列存储至解交织单元的缓存器中，在数据存储至缓存器的第m列时，确保缓存器的第m-1列存储满数据。

步骤702，从缓存器中按照预设规则按行读取第一码块数据，获得解交织后的第二码块数据。

例如，调制系数为4，第一码块数据为a1b1c1d1a2b2c2d2a3b3c3d3a4b4c4d4，现有的软件解交织，是将缓存器的行数设置为调制系数4，按列存储至解交织单元的缓存器中，存储方式如下：

a1a2a3a4

b1b2b3b4

c1c2c2c4

d1d2d3d4

现有的软件解交织，按行读取，即依次读取a1a2a3a4b1b2b3b4c1c2c3c4d1d2d3d4，得到的解交织后的码块数据为：a1a2a3a4b1b2b3b4c1c2c3c4d1d2d3d4。软件解交织需要逐行处理数据，同一时钟周期只能读取一列中的一个数据，例如，第一时钟周期只能读取第一列中的a1，第二时钟周期只能读取第二列中的a2，第三时钟周期只能读取第三列中的a3，第四时钟周期只能读取第四列中的a4，读取a1a2a3a4，需要4个时钟周期。

本公开中，将缓存器的行数设置为调制系数的n倍，如设置为12，按列存储至解交织单元的缓存器中，存储方式如下：

a1a4

b1b4

c1c4

d1d4

a2

b2

c2

d2

a3

b3

c3

d3

本公开中，按照预设规则按行读取，得到的解交织后的第二码块数据为a1a2a3a4b1b2b3b4c1c2c3c4d1d2d3d4。采用本公开的方法，在读取时，同一时钟周期能够在一列中读取多个数据，例如，第一时钟周期能够同时读取第一列中的a1、a2和a3，第二时钟周期读取第二列中的a4，读取a1a2a3a4，需要2个时钟周期。同一时钟周期的数据处理量提高，能够同时读取的LLR(log-likelihood ratio，对数似然比)数量增加，解交织的处理效率提高，缩短解交织的处理时长，进一步缩短解速率匹配的处理时长。

一个具体实施例中，从缓存器中按照预设规则按行读取第一码块数据，获得解交织后的第二码块数据，包括：从缓存器中按行读取每列中的数据，且在第j次从缓存器中读取任一列的数据时，依次读取该列中第j、1*q+j、……、(N/q-1)*q+j位上的数据，获得解交织后的第二码块数据；其中，q为调制系数，j∈[1,q]，且j为整数，N为缓存器的行数。

例如，调制系数q为4，第一码块数据为a1b1c1d1a2b2c2d2a3b3c3d3a4b4c4d4，n＝3，缓存器的行数为N＝n*q＝3*4＝12，第一码块数据在缓存器中的存储方式如下：

a1a4

b1b4

c1c4

d1d4

a2

b2

c2

d2

a3

b3

c3

d3

j＝1时，第一次从缓存器中依次读取每列中第1、1*4+1、2*4+1位上的数据，即按列依次读取每列中第1、5、9位上的数据，即读取第一列的a1、a2和a3(a1、a2和a3同时读取)，读取第二列中的a4。

j＝2时，第二次从缓存器中依次读取每列中第2、1*4+2、2*4+2位上的数据，即依次读取每列中第2、6、10位上的数据，即读取第一列的b1、b2和b3(b1、b2和b3同时读取)，读取第二列中的b4。

j＝3时，第三次从缓存器中依次读取每列中第3、1*4+3、2*4+3位上的数据，即依次读取每列中第3、7、11位上的数据，即读取第一列的c1、c2和c3(c1、c2和c3同时读取)，读取第二列中的c4。

j＝4时，第四次从缓存器中依次读取每列中第4、1*4+4、2*4+4位上的数据，即依次读取每列中第4、8、12位上的数据，即读取第一列的d1、d2和d3(d1、d2和d3同时读取)，读取第二列中的d4，按行读取出解交织后的第二码块数据为a1a2a3a4b1b2b3b4c1c2c3c4d1d2d3d4。

目前使用的解交织均为用软件实现，没有用硬件实现，软件实现解交织时，将解交织单元的缓存器的行数设置为调制系数，对数据进行按列存储后按行读出，需要逐行处理数据，处理数据的效率较低，处理时长较长。相对于现有技术中解交织采用软件实现，将解交织单元的缓存器的行数设置为调制系数，对数据进行按列存储后按行读出，需要逐行处理数据，同一个时钟周期只能读取一列中的一个数据，本公开通过将第一码块数据按列存储至解交织单元的缓存器中，保证前一列存储满数据后，在后一列存储数据，缓存器的行数设置为调制系数的n倍，n为大于1的整数，缓存器的每列能够存储更多数据，进而从缓存器中按照预设规则按行读取第一码块数据时，同一个时钟周期能够在一列中读取多个数据，同一个时钟周期的数据处理量提高，解交织的处理效率提高，缩短解交织的处理时长，进一步缩短解速率匹配的处理时长。

需要说明的是，解交织单元在向解比特选择单元传输码块数据的各个时钟周期上都设置有标识位。

基于同一构思，本公开实施例中提供了一种解速率匹配装置，该装置的具体实施可参见方法实施例部分的描述，重复之处不再赘述，如图8所示，该装置主要包括：

获取模块801，用于获取第一码块数据；

第一处理模块802，用于将所述第一码块数据发送至解交织单元，获取所述解交织单元输出的解交织后的第二码块数据；

发送模块803，用于将所述第二码块数据发送至解比特选择单元，其中，所述解比特选择单元包括码块数据分割子单元、码块数据合并子单元和码块数据填充子单元；

第二处理模块804，用于在所述码块数据分割子单元、所述码块数据合并子单元和所述码块数据填充子单元中，对所述第二码块数据进行并行流水处理，获得解比特选择后的第三码块数据；

存储模块805，用于将所述第三码块数据存储至环形缓冲器中。

可选地，所述第二处理模块包括：

第一处理单元，用于将所述第二码块数据发送至所述码块数据分割子单元，在所述码块数据分割子单元中，对所述第二码块数据按照Ncb’长度进行分割，获得分割后的第四码块数据，其中，所述第四码块数据的长度为Ncb’；其中，Ncb’长度根据基图模式与循环因子计算得到；

第二处理单元，用于将所述第四码块数据发送至所述码块数据合并子单元，在所述码块数据合并子单元中，对所述第四码块数据进行合并，获得合并后的第五码块数据，其中，所述第五码块数据的长度为Ncb’；

第三处理单元，用于将所述第五码块数据发送至所述码块数据填充子单元，在所述码块数据填充子单元中，在所述第五码块数据中插入饱和值和零，获得填充后的所述第三码块数据。

可选地，所述第一处理单元包括：

第一获取子单元，用于获取所述第二码块数据的长度；

第一处理子单元，用于若所述第二码块数据的长度小于Ncb’，则在所述第二码块数据的尾部进行补零，获得补零后的一个所述第四码块数据；

第二处理子单元，用于若所述第二码块数据的长度等于Ncb’，则将所述第二码块数据作为所述第四码块数据；

第三处理子单元，用于若所述第二码块数据的长度大于Ncb’，则对所述第二码块数据按照Ncb’进行分割，并在所述第二码块数据的尾部不足Ncb’的部分进行补零，获得至少两个所述第四码块数据。

可选地，所述第二处理单元包括：

第四处理子单元，用于若所述第四码块数据的数量为一个，则将所述第四码块数据作为所述第五码块数据；

第五处理子单元，用于若所述第四码块数据的数量为至少两个，则将各个所述第四码块数据按照对应位置的数值进行累加，获得累加后的一个所述第五码块数据。

可选地，所述第三处理单元包括：

第二获取子单元，用于获取所述第五码块数据的第一起始位置k0及插值位置kd，其中，k0是读取所述第五码块数据的起始位置，kd是在所述第五码块数据中插入饱和值的位置；

第六处理子单元，用于从所述第一起始位置k0读取至所述第五码块数据的末端，再从所述第五码块数据的首端读取至所述第一起始位置k0，获得读取后的第六码块数据，其中，所述第六码块数据的长度为Ncb’；

第七处理子单元，用于在所述第六码块数据的所述插值位置kd，写入第一预设数量的所述饱和值，并在所述第六码块数据的第二起始位置之前，写入第二预设数量的零，获得所述第三码块数据。

可选地，所述第一处理模块包括：

存储单元，用于将所述第一码块数据按列存储至所述解交织单元的缓存器中，其中，所述缓存器的行数为调制系数的n倍，n为大于1的整数；

读取单元，用于从所述缓存器中按照预设规则按行读取所述第一码块数据，获得解交织后的所述第二码块数据。

可选地，所述读取单元，具体用于从所述缓存器中按行读取每列中的数据，且在第j次从所述缓存器中读取任一列的数据时，依次读取该列中第j、1*q+j、……、(N/q-1)*q+j位上的数据，获得解交织后的所述第二码块数据；其中，q为所述调制系数，j∈[1,q]，且j为整数，N为所述缓存器的行数。

可选地，各个子单元间在传输码块数据的各个时钟周期上都设置有标识位，其中，所述标识位用于标记所述时钟周期下传输所述码块数据中有效数据的数量，所述码块数据包括所述第二码块数据、所述第四码块数据、所述第五码块数据和所述第三码块数据中的至少一个。

需要说明的是，本公开实施例的具体实施方式和技术效果与上述实施例中所描述的解速率匹配方法的实施方式和技术效果一致，此处不再赘述。

基于同一构思，本公开实施例中还提供了一种芯片，包括：存储器和处理器；存储器用于存储计算机程序；处理器用于在计算机程序执行时，实现如上述实施例中所描述的解速率匹配方法。

基于同一构思，本公开实施例中还提供了一种电子设备，如图9所示，该电子设备主要包括：处理器901、存储器902和通信总线903，其中，处理器901和存储器902通过通信总线903完成相互间的通信。其中，存储器902中存储有可被处理器901执行的程序，处理器901执行存储器902中存储的程序，实现如上述实施例中所描述的解速率匹配方法。

上述电子设备中提到的通信总线903可以是外设部件互连标准(PeripheralComponent Interconnect，简称PCI)总线或扩展工业标准结构(Extended IndustryStandard Architecture，简称EISA)总线等。该通信总线903可以分为地址总线、数据总线、控制总线等。为便于表示，图9中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

存储器902可以包括随机存取存储器(Random Access Memory，简称RAM)，也可以包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。可选地，存储器还可以是至少一个位于远离前述处理器901的存储装置。

上述的处理器901可以是通用处理器，包括中央处理器(Central ProcessingUnit，简称CPU)、网络处理器(Network Processor，简称NP)等，还可以是数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

在一种具体的实施方式中，本实施例中的电子设备可以为基站侧的电子设备如宏基站、小基站、BBU(Building Base band Unit，基带处理单元)等，也可以为终端侧的电子设备如移动终端、平板电脑等。

在本公开的又一实施例中，还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序，当该计算机程序在计算机上运行时，使得计算机执行上述实施例中所描述的解速率匹配方法。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行该计算机指令时，全部或部分地产生按照本公开实施例所述的流程或功能。该计算机可以是通用计算机、专用计算机、计算机网络或者其他可编程装置。该计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机指令从一个网站站点、计算机、服务器或者数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、微波等)方式向另外一个网站站点、计算机、服务器或数据中心进行传输。该计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。该可用介质可以是磁性介质(例如软盘、硬盘、磁带等)、光介质(例如DVD)或者半导体介质(例如固态硬盘)等。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。