半导体装置和具有半导体装置的电子系统

本申请要求于2021年10月8日在韩国知识产权局提交的第10-2021-0134268号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。

技术领域

本公开涉及半导体装置和包括该半导体装置的电子系统。

背景技术

作为电子系统的部分，需要能够存储大容量的数据的半导体装置。因此，正在进行许多研究以增大半导体装置的数据存储容量。例如，正在提出存储器单元三维地布置在其中的半导体装置。

发明内容

公开的实施例提供了一种具有改善的可靠性和增大的集成密度的半导体装置。

公开的实施例提供了一种包括该半导体装置的电子系统。

根据公开的实施例，一种半导体装置可以包括：多个堆叠体，设置在基底上并且在第一方向上延伸；多个分隔结构，在第一方向上延伸并且分别设置在所述多个堆叠体之间；多个垂直沟道，穿透所述多个堆叠体中的每个堆叠体；多条位线，在与第一方向交叉的第二方向上延伸，所述多个垂直沟道中的每个垂直沟道与所述多条位线中的一对位线叠置；以及多个接触插塞，将所述多条位线连接到所述多个垂直沟道。所述多个堆叠体中的每个堆叠体可以包括：多个电极，堆叠在基底上；以及至少两个上分隔图案，将所述多个电极中的上电极在第二方向上划分为多个部分。所述多个垂直沟道可以根据在第二方向上距所述多个分隔结构中的一个分隔结构的距离而被分类为多种类型，并且所述多条位线中的每条位线可以连接到所有类型的垂直沟道。

根据公开的实施例，一种半导体装置可以包括第一堆叠体，第一堆叠体包括多个第一电极和至少两个第一上分隔图案，所述多个第一电极堆叠在基底上，所述至少两个第一上分隔图案将所述多个第一电极中的第一上电极水平地划分为多个部分。第二堆叠体包括多个第二电极和至少两个第二上分隔图案，所述多个第二电极堆叠在基底上，所述至少两个第二上分隔图案将所述多个第二电极中的第二上电极水平地划分为多个部分。多个第一垂直沟道穿透第一堆叠体。多个第二垂直沟道穿透第二堆叠体。多条位线横跨第一堆叠体和第二堆叠体，并且多个接触插塞将所述多个第一垂直沟道和所述多个第二垂直沟道连接到所述多条位线。所述多个第一垂直沟道和所述多个第二垂直沟道中的每个可以与所述多条位线中的一对位线叠置，并且所述多个第一垂直沟道和所述多个第二垂直沟道可以根据在第二方向上距所述多个分隔结构中的每个分隔结构的距离而被分类为多种类型。所述多条位线中的每条位线可以连接到一些类型的第一垂直沟道和剩余类型的第二垂直沟道。

根据公开的实施例，一种电子系统可以包括半导体装置，半导体装置包括单元结构、连接到单元结构的外围电路以及电连接到外围电路的输入/输出垫。控制器通过输入/输出垫电连接到半导体装置以控制半导体装置。单元结构可以包括：多个堆叠体，设置在基底上并且在第一方向上延伸；多个分隔结构，在第一方向上延伸并且分别设置在所述多个堆叠体之间；多个垂直沟道，穿透所述多个堆叠体中的每个堆叠体；多条位线，在与第一方向交叉的第二方向上延伸，所述多个垂直沟道中的每个垂直沟道与所述多条位线中的两条位线叠置；以及多个接触插塞，将所述多条位线连接到所述多个垂直沟道。所述多个堆叠体中的每个堆叠体可以包括：多个电极，堆叠在基底上；以及至少两个上分隔图案，使所述多个电极中的上电极在第二方向上分离为多个部分。所述多个垂直沟道可以根据在第二方向上距所述多个分隔结构中的一个分隔结构的距离而被分类为多种类型，并且所述多条位线中的每条位线可以连接到所有类型的垂直沟道。

附图说明

图1是示意性地示出根据公开的实施例的包括半导体装置的电子系统的图。

图2是示意性地示出根据公开的实施例的包括半导体装置的电子系统的透视图。

图3和图4是示意性地示出根据公开的实施例的半导体封装件的剖视图。

图5是示出根据公开的实施例的半导体装置的一部分的平面图。

图6是示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。

图7A和图7B是分别沿着图5的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

图8A至图8C是示出图7A的部分P1的放大剖视图。

图9是示出根据公开的实施例的半导体装置的一部分的平面图。

图10A和图10B是分别沿着图9的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

图11、图12和图13是各自示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。

图14是示出根据公开的实施例的半导体装置的一部分的平面图。

图15是示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。

图16A和图16B是分别沿着图14的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

图17是示出根据公开的实施例的半导体装置的一部分的平面图。

图18是示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。

图19A和图19B是分别沿着图17的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

图20是示出根据公开的实施例的半导体装置的一部分的平面图。

图21是示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。

图22A和图22B是分别沿着图20的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

图23是示出根据公开的实施例的半导体装置的剖视图。

图24是示出根据公开的实施例的半导体装置的剖视图。

具体实施方式

现在将参照附图更充分地描述公开的示例实施例。

图1是示意性地示出根据公开的实施例的包括半导体装置的电子系统的图。

参照图1，根据公开的实施例的电子系统1000可以包括半导体装置1100以及电连接到半导体装置1100的控制器1200。电子系统1000可以是包括一个或更多个半导体装置1100的存储装置，或者是包括该存储装置的电子装置。例如，电子系统1000可以是其中设置有至少一个半导体装置1100的固态驱动器(SSD)装置、通用串行总线(USB)装置、计算系统、医疗系统或通信系统。

半导体装置1100可以是非易失性存储器装置(例如，NAND闪存装置)。半导体装置1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在实施例中，第一结构1100F可以设置在第二结构1100S附近。

第一结构1100F可以是外围电路结构，该外围电路结构包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100S可以是存储器单元结构，该存储器单元结构包括位线BL、共源极线CSL、字线WL、第一栅极上线UL1、第二栅极上线UL2、第一栅极下线LL1、第二栅极下线LL2以及在位线BL与共源极线CSL之间的存储器单元串CSTR。

在第二结构1100S中，存储器单元串CSTR中的每个可以包括与共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。根据实施例，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以被不同地改变。

在实施例中，上晶体管UT1和UT2可以包括至少一个串选择晶体管，并且下晶体管LT1和LT2可以包括至少一个地选择晶体管。栅极下线LL1和LL2可以分别用作下晶体管LT1和LT2的栅电极。字线WL可以用作存储器单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别用作上晶体管UT1和UT2的栅电极。

在实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于利用栅致漏极泄漏(GIDL)现象来执行擦除存储器单元晶体管MCT中的数据的擦除操作。

共源极线CSL、第一栅极下线LL1、第二栅极下线LL2、字线WL、第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接线1115电连接到解码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接线1125电连接到页缓冲器1120。

在第一结构1100F中，解码器电路1110和页缓冲器1120可以被配置为对从存储器单元晶体管MCT中选择的至少一个晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出垫1101与控制器1200进行通信。输入/输出垫1101可以通过设置在第一结构1100F中且延伸到第二结构1100S中的输入/输出连接线1135而电连接到逻辑电路1130。

尽管未示出，但第一结构1100F可以包括电压生成器(未示出)。电压生成器可以生成操作存储器单元串CSTR所需要的编程电压、读取电压、通过电压(pass voltage)、验证电压等。这里，与读取电压、通过电压和验证电压相比，编程电压可以是相对高的电压(例如，20V至40V)。

在实施例中，第一结构1100F可以包括高电压晶体管和低电压晶体管。解码器电路1110可以包括通过晶体管(pass transistor)，该通过晶体管连接到存储器单元串CSTR的字线WL。通过晶体管可以包括高电压晶体管，该高电压晶体管可以承受在编程操作期间施加到字线WL的高电压(例如，编程电压)。页缓冲器1120也可以包括能够承受高电压的高电压晶体管。

控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在实施例中，电子系统1000可以包括多个半导体装置1100，在这种情况下，控制器1200可以控制多个半导体装置1100。

处理器1210可以控制包括控制器1200的电子系统1000的总体操作。处理器1210可以基于特定固件进行操作，并且可以控制NAND控制器1220对半导体装置1100进行访问。NAND控制器1220可以包括用于与半导体装置1100进行通信的NAND接口(I/F)1221。NAND接口1221可以用于发送和接收用于控制半导体装置1100的控制命令以及将要写入半导体装置1100的存储器单元晶体管MCT中或从半导体装置1100的存储器单元晶体管MCT读取的数据。主机接口1230可以被配置为允许电子系统1000与外部主机之间的通信。当控制命令通过主机接口1230从外部主机被接收时，处理器1210可以响应于控制命令而控制半导体装置1100。

图2是示意性地示出根据公开的实施例的包括半导体装置的电子系统的透视图。

参照图2，根据公开的实施例的电子系统2000可以包括主基底2001以及安装在主基底2001上的控制器2002、至少一个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主基底2001中的互连图案2005连接到控制器2002。

主基底2001可以包括连接器2006，连接器2006包括结合到外部主机的多个引脚。在连接器2006中，引脚的数量和布置可以取决于电子系统2000与外部主机之间的通信接口。在实施例中，电子系统2000可以根据诸如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-Phy等的接口中的一个与外部主机进行通信。在实施例中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000还可以包括电源管理集成电路(PMIC)，该电源管理集成电路(PMIC)被配置为将从外部主机供应的电力单独地(分别地)提供到控制器2002和半导体封装件2003。

控制器2002可以被配置为控制对半导体封装件2003的写入操作或读取操作，并且改善电子系统2000的操作速度。

DRAM 2004可以是缓冲存储器，该缓冲存储器被配置为减轻由用作数据存储装置的半导体封装件2003与外部主机之间的速度差异导致的技术困难。在实施例中，电子系统2000中的DRAM 2004可以用作高速缓存存储器，并且可以用作存储空间，该存储空间用于在对半导体封装件2003的控制操作期间临时存储数据。在电子系统2000包括DRAM 2004的情况下，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。

半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基底2100的连接结构2400以及设置在封装基底2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。

封装基底2100可以是包括封装上垫2130的印刷电路板。半导体芯片2200中的每个可以包括输入/输出垫2210。输入/输出垫2210可以对应于图1的输入/输出垫1101。半导体芯片2200中的每个可以包括(栅极)堆叠体3210和垂直结构3220。根据公开的实施例，半导体芯片2200中的每个可以包括将在下面描述的半导体装置。

在实施例中，连接结构2400可以包括将输入/输出垫2210电连接到封装上垫2130的接合(bonding)线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以以接合线方式彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。在实施例中，第一半导体封装件2003a和第二半导体封装件2003b中的每个中的半导体芯片2200可以通过包括贯穿硅过孔(TSV，或称为“硅通孔”)的连接结构代替通过以接合线的形式设置的连接结构2400来彼此电连接。

在实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在实施例中，控制器2002和半导体芯片2200可以安装在与主基底2001无关地准备的单独的中介体基底上，并且可以通过设置在中介体基底中的互连线彼此连接。

图3和图4是示意性地示出根据公开的实施例的半导体封装件的剖视图。图3和图4是沿着图2的线I-I'截取以示出图2的半导体封装件的两个不同示例的剖视图。

参照图3，在半导体封装件2003中，封装基底2100可以是印刷电路板。封装基底2100可以包括封装基底主体部分2120、设置在封装基底主体部分2120的顶表面上的封装上垫2130(例如，图2的封装上垫2130)、设置在封装基底主体部分2120的底表面上或通过封装基底主体部分2120的底表面暴露的下垫2125以及设置在封装基底主体部分2120中以将封装上垫2130电连接到下垫2125的内部线2135。封装上垫2130可以电连接到连接结构2400(例如，图2的连接结构2400)。下垫2125可以通过导电连接部分2800连接到电子系统2000的主基底2001的互连图案2005(如图2中所示)。

半导体芯片2200中的每个可以包括半导体基底3010以及顺序地堆叠在半导体基底3010上的第一结构3100和第二结构3200。第一结构3100可以包括设置有外围线3110的外围电路区域。第二结构3200可以包括源极结构3205、在源极结构3205上的堆叠体3210、穿透堆叠体3210的垂直结构3220和分隔结构、电连接到垂直结构3220的位线3240以及电连接到堆叠体3210的字线WL(例如，图1的字线WL)的单元接触插塞3235。第一结构3100、第二结构3200和半导体芯片2200中的每个还可以包括下面将要描述的分隔结构。

半导体芯片2200中的每个可以包括穿透线3245，穿透线3245电连接到第一结构3100的外围线3110并延伸到第二结构3200中。穿透线3245可以设置在堆叠体3210外部，并且在实施例中，穿透线3245可以设置为还穿透堆叠体3210。半导体芯片2200中的每个还可以包括输入/输出垫2210(例如，图2的输入/输出垫2210)，输入/输出垫2210电连接到第一结构3100的外围线3110。

参照图4，在半导体封装件2003A中，半导体芯片2200b中的每个可以包括半导体基底4010、在半导体基底4010上的第一结构4100以及设置在第一结构4100上且以晶圆接合方式与第一结构4100接合的第二结构4200。

第一结构4100可以包括设置有外围线4110和第一结合结构4150的外围电路区域。第二结构4200可以包括源极结构4205、在第一结构4100与源极结构4205之间的堆叠体4210、穿透堆叠体4210的垂直结构4220和分隔结构以及分别电连接到垂直结构4220和堆叠体4210的字线WL(例如，见图1)的第二结合结构4250。例如，第二结合结构4250可以通过电连接到垂直结构4220的位线4240电连接到垂直结构4220，并且通过电连接到字线WL(例如，图1的字线WL)的单元接触插塞4235而电连接到字线WL(例如，图1的字线WL)。第一结构4100的第一结合结构4150可以与第二结构4200的第二结合结构4250接触并且接合到第二结构4200的第二结合结构4250。第一结合结构4150的接合部分和第二结合结构4250的接合部分可以由例如铜(Cu)形成或包括例如铜(Cu)。

第一结构4100、第二结构4200和半导体芯片2200b中的每个还可以包括下面将要描述的实施例中的源极结构。半导体芯片2200b中的每个还可以包括输入/输出垫2210(例如，图2的输入/输出垫2210)，输入/输出垫2210电连接到第一结构4100的外围线4110。

图3的半导体芯片2200或图4的半导体芯片2200b可以通过以接合线的形式设置的连接结构2400来彼此电连接。然而，在实施例中，与图3的半导体芯片2200或图4的半导体芯片2200b设置在相同的半导体封装件中的半导体芯片可以通过包括贯穿硅过孔(TSV)的连接结构来彼此电连接。

图3的第一结构3100或图4的第一结构4100可以对应于下面将要描述的实施例中的外围电路结构，并且图3的第二结构3200或图4的第二结构4200可以对应于下面将要描述的实施例中的单元阵列结构。

图5是示出根据公开的实施例的半导体装置的一部分的平面图。图6是示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。图7A和图7B是分别沿着图5的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。图8A至图8C是示出图7A的部分P1的放大剖视图。

参照图5、图6、图7A和图7B，多个单元结构可以设置在基底100上。作为示例，第一单元结构和第二单元结构可以设置在基底100上。第一单元结构可以包括在基底100上的第一堆叠体ST1和第一垂直沟道VC1a至VC1f。第二单元结构可以包括在基底100上的第二堆叠体ST2和第二垂直沟道VC2a至VC2f。

更详细地，在第一方向D1上延伸的第一堆叠体ST1和第二堆叠体ST2可以设置在基底100上。这里，第一方向D1可以基本平行于基底100的顶表面。

基底100可以包括如下材料中的至少一种：半导体材料(例如，硅)、绝缘材料(例如，玻璃)以及覆盖有绝缘材料的半导体材料或导电材料。例如，基底100可以是第一导电类型的硅晶圆。

第一堆叠体ST1和第二堆叠体ST2可以在第一方向D1上延伸成彼此平行，并且可以在与第一方向D1垂直的第二方向D2上彼此间隔开。这里，第一方向D1和第二方向D2可以平行于基底100的顶表面。

第一堆叠体ST1可以包括竖直地(vertically)且交替地堆叠在基底100上的绝缘层ILD和第一电极GE1。第二堆叠体ST2可以包括竖直地且交替地堆叠在基底100上的绝缘层ILD和第二电极GE2。

第一电极GE1和第二电极GE2可以由掺杂的半导体材料(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一种形成，或者包括掺杂的半导体材料(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一种。绝缘层ILD可以包括氧化硅层和/或低k介电层。

在实施例中，堆叠体ST1和ST2中的每个可以包括至少两个上分隔图案SP1和SP2，该至少两个上分隔图案SP1和SP2中的每个在第二方向D2上将设置在其上部水平(upperlevel)处的上电极划分为两个部分。详细地，第一堆叠体ST1和第二堆叠体ST2中的每个可以包括第一上电极SSL1、第二上电极SSL2和第三上电极SSL3以及第一上分隔图案SP1和第二上分隔图案SP2，第一上分隔图案SP1和第二上分隔图案SP2使第一上电极SSL1、第二上电极SSL2和第三上电极SSL3彼此水平地分离。

第一上电极SSL1、第二上电极SSL2和第三上电极SSL3可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。这里，第一方向D1和第二方向D2可以基本平行于基底100的顶表面。第一上电极SSL1、第二上电极SSL2和第三上电极SSL3可以用作参照图1描述的串选择线。

在第一堆叠体ST1中，第一上分隔图案SP1和第二上分隔图案SP2可以设置为穿透设置在第一电极GE1的最高水平(uppermost level)和次高水平(next uppermost level)处的至少两个第一电极GE1。在第二堆叠体ST2中，第一上分隔图案SP1和第二上分隔图案SP2可以设置为穿透设置在第二电极GE2的最高水平和次高水平处的至少两个第二电极GE2。在实施例中，第一上分隔图案SP1和第二上分隔图案SP2可以由氧化硅形成或包括氧化硅。

分隔结构SS1、SS2和SS3中的每个可以设置在堆叠体ST1和ST2之间。分隔结构SS1、SS2和SS3可以与堆叠体ST1和ST2平行地或在第一方向D1上延伸，并且可以在第二方向D2上具有均匀的宽度。分隔结构SS1、SS2和SS3可以设置为覆盖堆叠体ST1和ST2中的每个的相对的侧表面。

在实施例中，第一堆叠体ST1可以设置在第一分隔结构SS1与第二分隔结构SS2之间，并且第二堆叠体ST2可以设置在第二分隔结构SS2与第三分隔结构SS3之间。

分隔结构SS1、SS2和SS3可以具有位于比第一垂直沟道VC1a至VC1f的顶表面和第二垂直沟道VC2a至VC2f的顶表面高的水平(level，或“高度”)处的顶表面。分隔结构SS1、SS2和SS3中的每个可以包括覆盖第一堆叠体ST1和/或第二堆叠体ST2的侧表面的绝缘层。

分隔结构SS1、SS2和SS3可以具有多层结构或单层结构。分隔结构SS1、SS2和SS3可以由氧化硅、氮化硅和多晶硅中的至少一种形成，或者包括氧化硅、氮化硅和多晶硅中的至少一种。

在实施例中，多个垂直沟道VC1a至VC1f、VC2a至VC2f、DVC1和DVC2可以在与基底100的顶表面垂直的第三方向D3上延伸，以穿透第一堆叠体ST1和第二堆叠体ST2中的每个。

在第一堆叠体ST1和第二堆叠体ST2中的每个中，垂直沟道VC1a至VC1f、VC2a至VC2f、DVC1和DVC2可以布置为形成十四个列，该十四个列中的每个与第一方向D1平行。垂直沟道VC1a至VC1f、VC2a至VC2f、DVC1和DVC2可以布置为在第二方向D2上形成之字形(zigzag)形状。

在实施例中，垂直沟道VC1a至VC1f和VC2a至VC2f可以根据在第二方向D2上距分隔结构SS1、SS2和SS3中的每个(例如，对应的分隔结构或者最相邻的分隔结构)的距离而被分类为六种类型。例如，第一类型至第六类型的第一垂直沟道VC1a至VC1f可以穿透第一堆叠体ST1。相似地，第一类型至第六类型的第二垂直沟道VC2a至VC2f可以穿透第二堆叠体ST2。

详细地，参照图6，第一类型至第六类型的第一垂直沟道VC1a至VC1f可以按列举的顺序从第一分隔结构SS1顺序地布置(排列)，并且第一类型至第六类型的第一垂直沟道VC1a至VC1f可以按列举的顺序从第二分隔结构SS2顺序地布置(排列)。换言之，其中的每者由第一类型至第六类型的第一垂直沟道VC1a至VC1f组成的两个垂直沟道组可以设置在第一堆叠体ST1中。

第一类型的第一垂直沟道VC1a可以与第一分隔结构SS1或第二分隔结构SS2间隔开第一距离a。第二类型的第一垂直沟道VC1b可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第一距离a大的第二距离b。第三类型的第一垂直沟道VC1c可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第二距离b大的第三距离c。第四类型的第一垂直沟道VC1d可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第三距离c大的第四距离d。第五类型的第一垂直沟道VC1e可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第四距离d大的第五距离e。第六类型的第一垂直沟道VC1f可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第五距离e大的第六距离f。

第一距离a、第二距离b、第三距离c和第四距离d可以以基本相同的长度增大。第四距离d与第五距离e之间的差可以大于第一距离a与第二距离b之间的差。在实施例中，第五距离e与第六距离f之间的差可以基本等于第一距离a与第二距离b之间的差，但不限于此。

由于第一类型至第六类型的第一垂直沟道VC1a至VC1f与每个分隔结构SS1、SS2或SS3间隔开不同的距离，因此它们的耦合电容值可以彼此不同。

此外，第一虚设垂直沟道DVC1可以设置在第四类型的第一垂直沟道VC1d与第五类型的第一垂直沟道VC1e之间，并且可以在第一上电极SSL1与第二上电极SSL2之间穿透第一上分隔图案SP1和第一电极GE1。

第二虚设垂直沟道DVC2可以设置在第四类型的第一垂直沟道VC1d与第五类型的第一垂直沟道VC1e之间，并且可以在第二上电极SSL2与第三上电极SSL3之间穿透第二上分隔图案SP2和第一电极GE1。

第一虚设垂直沟道DVC1和第二虚设垂直沟道DVC2中的每个可以在倾斜方向上与同其相邻的第四类型的第一垂直沟道VC1d和第五类型的第一垂直沟道VC1e间隔开。在结构和材料方面，第一虚设垂直沟道DVC1和第二虚设垂直沟道DVC2可以与第一垂直沟道VC1a至VC1f基本相同。

相似地，第一类型至第六类型的第二垂直沟道VC2a至VC2f可以按列举的顺序从第二分隔结构SS2顺序地布置(排列)，并且第一类型至第六类型的第二垂直沟道VC2a至VC2f可以按列举的顺序从第三分隔结构SS3顺序地布置(排列)。穿透第二堆叠体ST2的第二垂直沟道VC2a至VC2f的布置可以与第一垂直沟道VC1a至VC1f的布置基本相同。

在实施例中，最相邻于第二分隔结构SS2的第一类型的第一垂直沟道VC1a可以在斜线(diagonal)方向上与最相邻于第二分隔结构SS2的第一类型的第二垂直沟道VC2a间隔开。

位线BL1至BL4可以设置为与第一堆叠体ST1和第二堆叠体ST2交叉或在第二方向D2上延伸。位线BL1至BL4可以成对地设置在垂直沟道VC1a至VC1f和VC2a至VC2f的沿第二方向D2布置的单个行上。例如，成对的位线BL1/BL2或BL3/BL4可以设置在垂直沟道VC1a至VC1f和VC2a至VC2f中的每个上。位线BL1至BL4中的每条的宽度可以比垂直沟道VC1a至VC1f和VC2a至VC2f中的每个的直径的一半小。

位线BL1至BL4可以包括在第一方向D1上顺序地布置的第一位线BL1至第四位线BL4，并且第一位线BL1至第四位线BL4可以在第一方向D1上重复地布置。

第一位线BL1和第二位线BL2可以设置在沿第二方向D2布置的第一垂直沟道VC1a至VC1f和第二垂直沟道VC2a至VC2f中的第一行上，并且第三位线BL3和第四位线BL4可以设置在沿第二方向D2布置的第一垂直沟道VC1a至VC1f和第二垂直沟道VC2a至VC2f中的第二行上。

在实施例中，第一位线BL1至第四位线BL4中的各条可以通过接触插塞CT1a至CT1f、CT2a至CT2f、CT3a至CT3f和CT4a至CT4f连接到所有类型的垂直沟道VC1a至VC1f和VC2a至VC2f。第一位线BL1至第四位线BL4可以设置为横跨在第一虚设垂直沟道DVC1和第二虚设垂直沟道DVC2上方，但可以与第一虚设垂直沟道DVC1和第二虚设垂直沟道DVC2电分离。

作为示例，第一位线BL1可以通过第一接触插塞CT1a、CT1f、CT1d、CT1c、CT1e和CT1b依次连接到第一类型的第一垂直沟道VC1a、第六类型的第一垂直沟道VC1f、第四类型的第一垂直沟道VC1d、第三类型的第二垂直沟道VC2c、第五类型的第二垂直沟道VC2e和第二类型的第二垂直沟道VC2b。

第二位线BL2可以通过第二接触插塞CT2c、CT2e、CT2b、CT2a、CT2f和CT2d依次连接到第三类型的第一垂直沟道VC1c、第五类型的第一垂直沟道VC1e、第二类型的第一垂直沟道VC1b、第一类型的第二垂直沟道VC2a、第六类型的第二垂直沟道VC2f和第四类型的第二垂直沟道VC2d。

第三位线BL3可以通过第三接触插塞CT3b、CT3e、CT3c、CT3d、CT3f和CT3a依次连接到第二类型的第一垂直沟道VC1b、第五类型的第一垂直沟道VC1e、第三类型的第一垂直沟道VC1c、第四类型的第二垂直沟道VC2d、第六类型的第二垂直沟道VC2f和第一类型的第二垂直沟道VC2a。

第四位线BL4可以通过第四接触插塞CT4d、CT4f、CT4a、CT4b、CT4e和CT4c依次连接到第四类型的第一垂直沟道VC1d、第六类型的第一垂直沟道VC1f、第一类型的第一垂直沟道VC1a、第二类型的第二垂直沟道VC2b、第五类型的第二垂直沟道VC2e和第三类型的第二垂直沟道VC2c。

由于所有类型的垂直沟道VC1a至VC1f和VC2a至VC2f电连接到位线BL1至BL4中的各条，因此所有的位线BL1至BL4可以在耦合电容方面具有基本相同的值。

在实施例中，垂直沟道VC1a至VC1f和VC2a至VC2f中的每个可以包括沟道图案VP、数据存储图案DSP和间隙填充绝缘图案VI。

沟道图案VP可以由半导体材料(例如，硅(Si)或锗(Ge))中的至少一种形成，或者包括半导体材料(例如，硅(Si)或锗(Ge))中的至少一种。包括半导体材料的沟道图案VP可以用作参照图1描述的存储器单元晶体管MCT的沟道图案、上晶体管UT1和UT2的沟道图案以及下晶体管LT1和LT2的沟道图案。

沟道图案VP可以成形为与具有封闭的底部的管或通心粉类似。沟道图案VP的内部空间可以填充有间隙填充绝缘图案VI。导电垫可以形成在沟道图案VP上，并且在实施例中，导电垫可以是杂质掺杂的区域或者可以由导电材料形成。

数据存储图案DSP可以在第三方向D3上延伸，以包围每个沟道图案VP的侧壁。数据存储图案DSP可以成形为与具有敞开的顶部和底部的管或通心粉类似。数据存储图案DSP的底表面可以位于支撑半导体图案SP的顶表面和底表面之间的水平处。此外，残余数据存储图案RDSP可以设置在基底100中，以与数据存储图案DSP竖直地间隔开。

数据存储图案DSP可以用作NAND闪存装置的数据存储层，并且可以包括顺序地堆叠在沟道图案VP的侧表面上的隧穿绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。例如，电荷存储层CIL可以是捕获绝缘层、浮置栅电极或者具有导电纳米点的绝缘层。隧穿绝缘层TIL和阻挡绝缘层BLK中的至少一个可以由其带隙比电荷存储层CIL的带隙大的材料中的一种形成，或者包括其带隙比电荷存储层CIL的带隙大的材料中的一种。残余数据存储图案RDSP可以与数据存储图案DSP具有基本相同的层结构。

此外，参照图8A，水平绝缘图案HP可以设置为共形地覆盖与垂直沟道VC1相邻的电极GE1的侧表面、顶表面和底表面，并且覆盖垂直沟道VC1的侧表面的一部分。水平绝缘图案HP可以由高k介电材料(例如，氧化铝和氧化铪)中的至少一种形成，或者包括高k介电材料(例如，氧化铝和氧化铪)中的至少一种。

此外，参照图8A，源极结构CST可以进一步设置在基底100与第一堆叠体ST1或第二堆叠体ST2之间。源极结构CST可以包括源极半导体图案SC以及在源极半导体图案SC上的支撑半导体图案SP。源极结构CST可以平行于基底100的顶表面，并且可以与第一堆叠体ST1或第二堆叠体ST2平行地延伸或者在第一方向D1上延伸。

源极半导体图案SC可以设置在基底100与第一堆叠体ST1或第二堆叠体ST2之间。源极半导体图案SC可以由掺杂的半导体材料形成或包括掺杂的半导体材料，该掺杂的半导体材料包含磷(P)或砷(As)或者具有第一导电类型。作为示例，源极半导体图案SC可以包括掺杂有n型掺杂剂的多晶硅层。在垂直沟道VC1a至VC1f和VC2a至VC2f中的每个中，沟道图案VP的侧表面的一部分可以与源极半导体图案SC接触。

支撑半导体图案SP可以覆盖源极半导体图案SC的顶表面，可以穿透源极半导体图案SC的一部分，并且可以与基底100接触。支撑半导体图案SP可以由如下材料形成或包括如下材料：被掺杂为具有第一导电类型(例如，n型)的半导体材料以及/或者未掺杂或本征半导体材料。支撑半导体图案SP中的n型掺杂剂的浓度可以比源极半导体图案SC中的n型掺杂剂的浓度低。

根据图8B中示出的实施例，垂直沟道VC1a至VC1f和VC2a至VC2f中的每个可以穿透第一堆叠体ST1或第二堆叠体ST2，并且可以连接到基底100。详细地，垂直沟道VC1a至VC1f和VC2a至VC2f中的每个可以包括数据存储图案DSP和沟道图案VP。沟道图案VP可以与基底100直接接触，并且可以成形为与具有封闭的底部的管类似或与字母“U”类似。

数据存储图案DSP可以在第三方向D3上延伸，并且可以成形为与具有敞开的顶部和底部的管或通心粉类似。如先前参照图8A所述，数据存储图案DSP可以用作NAND闪存装置的数据存储层，并且可以包括隧穿绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。

根据图8C所示的实施例，半导体柱SEG可以设置在垂直沟道VC1a至VC1f和VC2a至VC2f中的每个与基底100之间。

半导体柱SEG可以设置为穿透设置在第一堆叠体ST1和第二堆叠体ST2的最低水平处的第一电极GE1或第二电极GE2。半导体柱SEG可以与基底100直接接触，并且可以包括从由半导体材料制成的基底100生长的外延层。半导体柱SEG可以用于将垂直沟道VC1a至VC1f和VC2a至VC2f中的一个的沟道图案VP电连接到基底100。半导体柱SEG可以由硅(Si)形成，但在实施例中，半导体柱SEG可以包括锗(Ge)、硅锗(SiGe)、III-V族半导体化合物和II-VI族半导体化合物中的至少一种。

在下文中，下面将更详细地描述公开的实施例，并且为了简洁描述，将省略先前参照图5、图6、图7A和图7B描述的技术特征的详细描述。

图9是示出根据公开的实施例的半导体装置的一部分的平面图。图10A和图10B是分别沿着图9的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

参照图9、图10A和图10B，第一接触插塞CT1a至CT1f、第二接触插塞CT2a至CT2f、第三接触插塞CT3a至CT3f和第四接触插塞CT4a至CT4f的位置可以与图5中示出的实施例中的位置不同。

详细地，第一位线BL1可以通过第一接触插塞CT1a至CT1f连接到第三类型的第一垂直沟道VC1c、第五类型的第一垂直沟道VC1e和第二类型的第一垂直沟道VC1b以及第一类型的第二垂直沟道VC2a、第六类型的第二垂直沟道VC2f和第四类型的第二垂直沟道VC2d。

第二位线BL2可以通过第二接触插塞CT2a至CT2f连接到第一类型的第一垂直沟道VC1a、第六类型的第一垂直沟道VC1f和第四类型的第一垂直沟道VC1d以及第三类型的第二垂直沟道VC2c、第五类型的第二垂直沟道VC2e和第二类型的第二垂直沟道VC2b。

第三位线BL3可以通过第三接触插塞CT3a至CT3f连接到第四类型的第一垂直沟道VC1d、第六类型的第一垂直沟道VC1f和第一类型的第一垂直沟道VC1a以及第二类型的第二垂直沟道VC2b、第五类型的第二垂直沟道VC2e和第三类型的第二垂直沟道VC2c。

第四位线BL4可以通过第四接触插塞CT4a至CT4f连接到第二类型的第一垂直沟道VC1b、第五类型的第一垂直沟道VC1e和第三类型的第一垂直沟道VC1c以及第四类型的第二垂直沟道VC2d、第六类型的第二垂直沟道VC2f和第一类型的第二垂直沟道VC2a。

图11、图12和图13是各自示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。

根据图11中示出的实施例，与图6的实施例不同，第一类型至第六类型的第一垂直沟道VC1a至VC1f或第一类型至第六类型的第二垂直沟道VC2a至VC2f可以具有彼此不同的直径。例如，第一类型的第一垂直沟道VC1a的直径可以比第六类型的第一垂直沟道VC1f的直径大。

作为示例，第一类型的第一垂直沟道VC1a可以具有第一直径W1，并且第三类型的第一垂直沟道VC1c可以具有比第一直径W1小的第二直径W2。

第六类型的第一垂直沟道VC1f可以具有比第一直径W1小的第三直径W3。这里，第三直径W3可以基本等于第二直径W2，或者与第二直径W2不同。

作为另一示例，第一类型的第一垂直沟道VC1a可以具有第一直径W1，并且第三类型的第一垂直沟道VC1c可以具有比第一直径W1小的第二直径W2。第六类型的第一垂直沟道VC1f可以具有比第二直径W2小的第三直径W3。

作为其他示例，第一垂直沟道VC1a至VC1f或第二垂直沟道VC2a至VC2f的直径可以随着距每个分隔结构SS1、SS2或SS3(例如，对应的或最相邻的分隔结构SS1、SS2或SS3)的距离增大而减小。

根据图12中示出的实施例，与图6的实施例不同，可以省略穿透第一堆叠体ST1和第二堆叠体ST2的第一虚设垂直沟道和第二虚设垂直沟道。在这种情况下，可以在第一堆叠体ST1和第二堆叠体ST2中的每个中设置十二个列的垂直沟道VC1a至VC1f或VC2a至VC2f。

第一堆叠体ST1和第二堆叠体ST2中的每个可以包括使第一上电极SSL1、第二上电极SSL2和第三上电极SSL3彼此分离的第一上分隔图案SP1和第二上分隔图案SP2。这里，第一上分隔图案SP1和第二上分隔图案SP2可以相应地设置在第四类型的第一垂直沟道VC1d与第五类型的第一垂直沟道VC1e之间，并且第一上分隔图案SP1和第二上分隔图案SP2可以相应地设置第四类型的第二垂直沟道VC2d与第五类型的第二垂直沟道VC2e之间。

根据图13中示出的实施例，与图6的实施例不同，垂直沟道VC1a至VC1f和VC2a至VC2f的直径可以随着距每个分隔结构SS1、SS2或SS3(例如，对应的或最相邻的分隔结构SS1、SS2或SS3)的距离增大而减小，并且垂直沟道VC1a至VC1f和VC2a至VC2f中的相邻的垂直沟道之间的距离也可以随着距每个分隔结构SS1、SS2或SS3(例如，对应的或最相邻的分隔结构SS1、SS2或SS3)的距离增大而减小(即，S1>S2>S3>S4>S5>S6)。

图14是示出根据公开的实施例的半导体装置的一部分的平面图。图15是示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。图16A和图16B是分别沿着图14的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

根据图14、图15、图16A和图16B中示出的实施例，与图5和图6的实施例不同，第一垂直沟道VC1a至VC1f和第二垂直沟道VC2a至VC2f可以设置为关于第二分隔结构SS2呈镜像对称。

换言之，最相邻于第二分隔结构SS2的第一类型的第一垂直沟道VC1a可以在第二方向D2上与最相邻于第二分隔结构SS2的第一类型的第二垂直沟道VC2a间隔开。

第一位线BL1可以通过第一接触插塞CT1a、CT1f、CT1d、CT1b、CT1e、CT1c依次连接到第一类型的第一垂直沟道VC1a、第六类型的第一垂直沟道VC1f、第四类型的第一垂直沟道VC1d、第二类型的第二垂直沟道VC2b、第五类型的第二垂直沟道VC2e和第三类型的第二垂直沟道VC2c。

第二位线BL2可以通过第二接触插塞CT2c、CT2e、CT2b、CT2d、CT2f和CT2a依次连接到第三类型的第一垂直沟道VC1c、第五类型的第一垂直沟道VC1e、第二类型的第一垂直沟道VC1b、第四类型的第二垂直沟道VC2d、第六类型的第二垂直沟道VC2f和第一类型的第二垂直沟道VC2a。

第三位线BL3可以通过第三接触插塞CT3b、CT3e、CT3c、CT3a、CT3f和CT3d依次连接到第二类型的第一垂直沟道VC1b、第五类型的第一垂直沟道VC1e、第三类型的第一垂直沟道VC1c、第一类型的第二垂直沟道VC2a、第六类型的第二垂直沟道VC2f和第四类型的第二垂直沟道VC2d。

第四位线BL4可以通过第四接触插塞CT4d、CT4f、CT4a、CT4c、CT4e和CT4b依次连接到第四类型的第一垂直沟道VC1d、第六类型的第一垂直沟道VC1f、第一类型的第一垂直沟道VC1a、第三类型的第二垂直沟道VC2c、第五类型的第二垂直沟道VC2e和第二类型的第二垂直沟道VC2b。

图17是示出根据公开的实施例的半导体装置的一部分的平面图。图18是示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。图19A和图19B是分别沿着图17的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

根据图17、图18、图19A和图19B中示出的实施例，与图5和图6的实施例不同，第一堆叠体ST1和第二堆叠体ST2中的每个可以包括第一上电极SSL1、第二上电极SSL2、第三上电极SSL3和第四上电极SSL4以及第一上分隔图案SP1、第二上分隔图案SP2和第三上分隔图案SP3，第一上分隔图案SP1、第二上分隔图案SP2和第三上分隔图案SP3设置为使第一上电极SSL1至第四上电极SSL4彼此水平地分离。

可以在第一堆叠体ST1中设置十九个列的垂直沟道VC1a至VC1h、DVC1、DVC2和DVC3。可以在第二堆叠体ST2中设置十九个列的垂直沟道VC2a至VC2h、DVC1、DVC2和DVC3。在实施例中，第一垂直沟道VC1a至VC1h可以根据在第二方向D2上距第一分隔结构SS1或第二分隔结构SS2的距离而被分类为八种类型。第二垂直沟道VC2a至VC2h可以根据在第二方向D2上距第二分隔结构SS2或第三分隔结构SS3的距离而被分类为八种类型。

详细地，第一类型至第八类型的第一垂直沟道VC1a至VC1h可以按列举的顺序从第一分隔结构SS1顺序地布置，并且第一类型至第八类型的第一垂直沟道VC1a至VC1h可以按列举的顺序从第二分隔结构SS2顺序地布置。第一类型至第八类型的第二垂直沟道VC2a至VC2h可以按列举的顺序从第二分隔结构SS2顺序地布置，并且第一类型至第八类型的第二垂直沟道VC2a至VC2h可以按列举的顺序从第三分隔结构SS3顺序地布置。

第一类型至第八类型的第一垂直沟道VC1a至VC1h可以布置为与第一分隔结构SS1和第二分隔结构SS2中的每个(例如，对应的分隔结构或最相邻的分隔结构)间隔开不同的距离a、b、c、d、e、f、g和h。第一类型至第八类型的第二垂直沟道VC2a至VC2h可以布置为与第二分隔结构SS2和第三分隔结构SS3中的每个(例如，对应的分隔结构或最相邻的分隔结构)间隔开不同的距离a、b、c、d、e、f、g和h。

在实施例中，第一类型的第二垂直沟道VC2a可以在斜线方向上与第一类型的第一垂直沟道VC1a间隔开，且使第二分隔结构SS2置于第一类型的第二垂直沟道VC2a与第一类型的第一垂直沟道VC1a之间。穿透第二堆叠体ST2的第二垂直沟道VC2a至VC2f的布置可以与第一垂直沟道VC1a至VC1f的布置基本相同。

详细地，第一类型的第一垂直沟道VC1a可以与第一分隔结构SS1或第二分隔结构SS2间隔开第一距离a。第二类型的第一垂直沟道VC1b可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第一距离a大的第二距离b。第三类型的第一垂直沟道VC1c可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第二距离b大的第三距离c。第四类型的第一垂直沟道VC1d可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第三距离c大的第四距离d。第五类型的第一垂直沟道VC1e可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第四距离d大的第五距离e。第六类型的第一垂直沟道VC1f可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第五距离e大的第六距离f。

第七类型的第一垂直沟道VC1g可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第六距离f大的第七距离g。第八类型的第一垂直沟道VC1h可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第七距离g大的第八距离h。

此外，第一虚设垂直沟道DVC1可以设置在第四类型的第一垂直沟道VC1d与第五类型的第一垂直沟道VC1e之间，并且可以在第一上电极SSL1与第二上电极SSL2之间穿透第一上分隔图案SP1和第一电极GE1。

第二虚设垂直沟道DVC2可以设置于在第二方向D2上彼此相邻的第八类型的第一垂直沟道VC1h之间，并且可以在第二上电极SSL2与第三上电极SSL3之间穿透第二上分隔图案SP2和第一电极GE1。

第三虚设垂直沟道DVC3可以设置在第四类型的第一垂直沟道VC1d与第五类型的第一垂直沟道VC1e之间，并且可以在第三上电极SSL3与第四上电极SSL4之间穿透第三上分隔图案SP3和第一电极GE1。

如上所述，第一位线BL1至第四位线BL4中的各条可以通过接触插塞CT1a至CT1h、CT2a至CT2h、CT3a至CT3h和CT4a至CT4h连接到所有类型的垂直沟道VC1a至VC1h和VC2a至VC2h。第一位线BL1至第四位线BL4可以设置为横跨在第一虚设垂直沟道DVC1至第三虚设垂直沟道DVC3上方，但可以与第一虚设垂直沟道DVC1至第三虚设垂直沟道DVC3电分离。

作为示例，第一位线BL1可以通过第一接触插塞CT1a、CT1f、CT1h和CT1c依次连接到第一类型的第一垂直沟道VC1a、第六类型的第一垂直沟道VC1f、第八类型的第一垂直沟道VC1h和第三类型的第一垂直沟道VC1c。此外，第四类型的第二垂直沟道VC2d、第七类型的第二垂直沟道VC2g、第五类型的第二垂直沟道VC2e和第二类型的第二垂直沟道VC2b可以通过第一接触插塞CT1d、CT1g、CT1e和CT1b连接到第一位线BL1。

第二位线BL2可以通过第二接触插塞CT2c、CT2h、CT2f和CT2a依次连接到第三类型的第一垂直沟道VC1c、第八类型的第一垂直沟道VC1h、第六类型的第一垂直沟道VC1f和第一类型的第一垂直沟道VC1a。此外，第二类型的第二垂直沟道VC2b、第五类型的第二垂直沟道VC2e、第七类型的第二垂直沟道VC2g和第四类型的第二垂直沟道VC2d可以通过第二接触插塞CT2b、CT2e、CT2g和CT2d连接到第二位线BL2。

第三位线BL3可以通过第三接触插塞CT3b、CT3e、CT3g和CT3d依次连接到第二类型的第一垂直沟道VC1b、第五类型的第一垂直沟道VC1e、第七类型的第一垂直沟道VC1g和第四类型的第一垂直沟道VC1d。此外，第三类型的第二垂直沟道VC2c、第八类型的第二垂直沟道VC2h、第六类型的第二垂直沟道VC2f和第一类型的第二垂直沟道VC2a可以通过第三接触插塞CT3c、CT3h、CT3f和CT3a连接到第三位线BL3。

第四位线BL4可以通过第四接触插塞CT4d、CT4g、CT4e和CT4b依次连接到第四类型的第一垂直沟道VC1d、第七类型的第一垂直沟道VC1g、第五类型的第一垂直沟道VC1e和第二类型的第一垂直沟道VC1b。此外，第一类型的第二垂直沟道VC2a、第六类型的第二垂直沟道VC2f、第八类型的第二垂直沟道VC2h和第三类型的第二垂直沟道VC2c可以通过第四接触插塞CT4a、CT4f、CT4h和CT4c连接到第四位线BL4。

图20是示出根据公开的实施例的半导体装置的一部分的平面图。图21是示出根据公开的实施例的半导体装置的垂直沟道的布置的平面图。图22A和图22B是分别沿着图20的线I-I'和线II-II'截取以示出根据公开的实施例的半导体装置的剖视图。

根据图20、图21、图22A和图22B中示出的实施例，与图5和图6的实施例不同，每个堆叠体ST1可以包括第一上电极SSL1、第二上电极SSL2、第三上电极SSL3、第四上电极SSL4和第五上电极SSL5以及第一上分隔图案SP1、第二上分隔图案SP2、第三上分隔图案SP3和第四上分隔图案SP4，第一上分隔图案SP1、第二上分隔图案SP2、第三上分隔图案SP3和第四上分隔图案SP4设置为使第一上电极SSL1至第五上电极SSL5彼此水平地分离。

可以在每个堆叠体ST1中设置二十四个列的垂直沟道VC1a至VC1j、DVC1、DVC2、DVC3和DVC4。在实施例中，垂直沟道VC1a至VC1j可以根据在第二方向D2上距每个分隔结构SS1、SS2或SS3(例如，对应的或最相邻的分隔结构SS1、SS2或SS3)的距离而被分类为十种类型。

详细地，第一类型至第十类型的第一垂直沟道VC1a至VC1j可以按列举的顺序从第一分隔结构SS1顺序地布置，并且第一类型至第十类型的第一垂直沟道VC1a至VC1j可以按列举的顺序从第二分隔结构SS2顺序地布置。

第一类型至第十类型的第一垂直沟道VC1a至VC1j可以与分隔结构SS1和SS2中的每个(例如，对应的分隔结构或最相邻的分隔结构)间隔开不同的距离a、b、c、d、e、f、g、h、i和j。

第一类型的第一垂直沟道VC1a可以与第一分隔结构SS1或第二分隔结构SS2间隔开第一距离a。第二类型的第一垂直沟道VC1b可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第一距离a大的第二距离b。第三类型的第一垂直沟道VC1c可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第二距离b大的第三距离c。第四类型的第一垂直沟道VC1d可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第三距离c大的第四距离d。第五类型的第一垂直沟道VC1e可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第四距离d大的第五距离e。第六类型的第一垂直沟道VC1f可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第五距离e大的第六距离f。

第七类型的第一垂直沟道VC1g可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第六距离f大的第七距离g。第八类型的第一垂直沟道VC1h可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第七距离g大的第八距离h。第九类型的第一垂直沟道VC1i可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第八距离h大的第九距离i。第十类型的第一垂直沟道VC1j可以与第一分隔结构SS1或第二分隔结构SS2间隔开比第九距离i大的第十距离j。

此外，第一虚设垂直沟道DVC1可以设置在第四类型的第一垂直沟道VC1d与第五类型的第一垂直沟道VC1e之间，并且可以在第一上电极SSL1与第二上电极SSL2之间穿透第一上分隔图案SP1和第一电极GE1。

第二虚设垂直沟道DVC2可以设置在第八类型的第一垂直沟道VC1h与第九类型的第一垂直沟道VC1i之间，并且可以在第二上电极SSL2与第三上电极SSL3之间穿透第二上分隔图案SP2和第一电极GE1。

第三虚设垂直沟道DVC3可以设置在第八类型的第一垂直沟道VC1h与第九类型的第一垂直沟道VC1i之间，并且可以在第三上电极SSL3与第四上电极SSL4之间穿透第三上分隔图案SP3和第一电极GE1。

第四虚设垂直沟道DVC4可以设置在第四类型的第一垂直沟道VC1d与第五类型的第一垂直沟道VC1e之间，并且可以在第四上电极SSL4与第五上电极SSL5之间穿透第四上分隔图案SP4和第一电极GE1。

如上所述，第一位线BL1至第四位线BL4中的各条可以通过接触插塞CT1a至CT1j、CT2a至CT2j、CT3a至CT3j和CT4a至CT4j连接到所有类型的垂直沟道VC1a至VC1j和VC2a至VC2j。第一位线BL1至第四位线BL4可以设置为横跨在第一虚设垂直沟道DVC1至第四虚设垂直沟道DVC4上方，但可以与第一虚设垂直沟道DVC1至第四虚设垂直沟道DVC4电分离。

作为示例，第一位线BL1可以通过第一接触插塞CT1a至CT1j中的第一接触插塞CT1a、CT1f、CT1i、CT1g和CT1d依次连接到第一类型的第一垂直沟道VC1a、第六类型的第一垂直沟道VC1f、第九类型的第一垂直沟道VC1i、第七类型的第一垂直沟道VC1g和第四类型的第一垂直沟道VC1d。此外，除了第一类型、第六类型、第九类型、第七类型和第四类型之外的剩余类型的第二垂直沟道(未示出)可以通过第一接触插塞CT1a至CT1j中的剩余的第一接触插塞连接到第一位线BL1。

第二位线BL2可以通过第二接触插塞CT2a至CT2j中的第二接触插塞CT2c、CT2h、CT2j、CT2e和CT2b依次连接到第三类型的第一垂直沟道VC1c、第八类型的第一垂直沟道VC1h、第十类型的第一垂直沟道VC1j、第五类型的第一垂直沟道VC1e和第二类型的第一垂直沟道VC1b。此外，除了第三类型、第八类型、第十类型、第五类型和第二类型之外的剩余类型的第二垂直沟道(未示出)可以通过第二接触插塞CT2a至CT2j中的剩余的第二接触插塞连接到第二位线BL2。

第三位线BL3可以通过第三接触插塞CT3a至CT3j中的第三接触插塞CT3b、CT3e、CT3j、CT3h和CT3c依次连接到第二类型的第一垂直沟道VC1b、第五类型的第一垂直沟道VC1e、第十类型的第一垂直沟道VC1j、第八类型的第一垂直沟道VC1h和第三类型的第一垂直沟道VC1c。此外，除了第二类型、第五类型、第十类型、第八类型和第三类型之外的剩余类型的第二垂直沟道(未示出)可以通过第三接触插塞CT3a至CT3j中的剩余的第三接触插塞连接到第三位线BL3。

第四位线BL4可以通过第四接触插塞CT4a至CT4j中的第四接触插塞CT4d、CT4g、CT4i、CT4f和CT4a依次连接到第四类型的第一垂直沟道VC1d、第七类型的第一垂直沟道VC1g、第九类型的第一垂直沟道VC1i、第六类型的第一垂直沟道VC1f和第一类型的第一垂直沟道VC1a。此外，除了第四类型、第七类型、第九类型、第六类型和第一类型之外的剩余类型的第二垂直沟道(未示出)可以通过第四接触插塞CT4a至CT4j中的剩余的第四接触插塞连接到第四位线BL4。

图23是示出根据公开的实施例的半导体装置的剖视图。为了简洁描述，将不再进一步详细地描述与上述半导体装置的技术特征相同的技术特征。

根据图23中示出的实施例，半导体装置可以包括外围电路结构PS以及在外围电路结构PS上的单元阵列结构CS。

外围电路结构PS可以包括集成在半导体基底10的顶表面上的外围电路PC以及设置为覆盖外围电路PC的下绝缘层50。

外围电路PC可以是(例如，包括)行解码器、列解码器、页缓冲器和控制电路。详细地，外围电路PC可以包括NMOS晶体管和PMOS晶体管。外围电路互连线可以通过外围接触插塞电连接到外围电路PC。

下绝缘层50可以设置在半导体基底10的顶表面上。下绝缘层50可以设置在半导体基底10上，以覆盖外围电路PC以及电连接到外围电路PC的外围接触插塞和外围电路互连线。

下绝缘层50可以包括多个竖直地堆叠的绝缘层。例如，下绝缘层50可以包括氧化硅层、氮化硅层、氮氧化硅层和/或低k介电层。

单元阵列结构CS可以设置在下绝缘层50上。如上所述，单元阵列结构CS可以包括设置在基底100上的第一单元结构和第二单元结构。第一单元结构和第二单元结构可以包括如上所述的堆叠体ST1和ST2、分隔结构SS1、SS2和SS3、垂直沟道VC1a至VC1f、VC2a至VC2f、DVC1和DVC2以及位线BL1至BL4。

基底100可以设置在下绝缘层50的顶表面上。基底100可以由半导体材料、绝缘材料和导电材料中的至少一种形成，或者包括半导体材料、绝缘材料和导电材料中的至少一种。基底100可以由如下材料形成或包括如下材料：掺杂为具有第一导电类型(例如，n型)的半导体材料以及/或者未掺杂或本征半导体材料。基底100可以具有多晶结构、非晶结构和单晶结构中的一种。

第一堆叠体ST1和第二堆叠体ST2中的每个可以包括下堆叠体LST和在下堆叠体LST上的上堆叠体UST。下堆叠体LST可以包括竖直地堆叠在基底100上的下电极GE1a或GE2a以及分别置于下电极GE1a或GE2a之间的下绝缘层ILD1。

上堆叠体UST可以包括竖直地堆叠在下电极GE1a或GE2a中的最上面的下电极上的上电极GE1b或GE2b以及分别置于上电极GE1b或GE2b之间的上绝缘层ILD2。上电极GE1b或GE2b中的最下面的上电极可以设置在下绝缘层ILD1中的最上面的下绝缘层上。

垂直沟道VC1a至VC1f、VC2a至VC2f、DVC1和DVC2中的每个可以包括穿透下堆叠体LST的下沟道、穿透上堆叠体UST的上沟道以及在下沟道与上沟道之间的扩展部分。扩展部分可以设置在下绝缘层ILD1中的最上面的下绝缘层中。垂直沟道VC1a至VC1f、VC2a至VC2f、DVC1和DVC2中的每个的直径可以在扩展部分附近突然增大。

图24是示出根据公开的实施例的半导体装置的剖视图。

参照图24，存储器装置1400可以设置为具有芯片到芯片(C2C)结构。对于C2C结构，可以在第一晶圆上制造包括单元阵列结构CELL的上芯片，可以在与第一晶圆不同的第二晶圆上制造包括外围电路结构PERI的下芯片，并且可以通过接合方法将上芯片和下芯片彼此连接。接合方法可以意味着将形成在上芯片的最上面的金属层中的接合金属电连接到形成在下芯片的最上面的金属层中的接合金属的方式。例如，在接合金属由铜(Cu)形成的情况下，接合方法可以是Cu到Cu接合方法，但在实施例中，铝(Al)或钨(W)可以用作接合金属。

存储器装置1400的外围电路结构PERI和单元阵列结构CELL中的每个可以包括外部垫接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路结构PERI可以包括第一基底1211、层间绝缘层1215、形成在第一基底1211上的多个电路器件1220a、1220b和1220c、分别连接到电路器件1220a、1220b和1220c的第一金属层1230a、1230b和1230c以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在实施例中，第一金属层1230a、1230b和1230c可以由具有相对高的电阻率的材料(例如，钨)形成，并且第二金属层1240a、1240b和1240c可以由具有相对低的电阻率的材料(例如，铜)形成。

尽管在本说明书中仅示出和描述了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但公开不限于此，并且至少一个金属层可以附加地形成在第二金属层1240a、1240b和1240c上。形成在第二金属层1240a、1240b和1240c上的附加金属层中的至少一个可以由具有与第二金属层1240a、1240b和1240c的材料(例如，铜)的电阻率不同的电阻率的材料(例如，铝)形成。

层间绝缘层1215可以设置在第一基底1211上以覆盖电路器件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，并且可以由绝缘材料(例如，氧化硅或氮化硅)中的至少一种形成或包括绝缘材料(例如，氧化硅或氮化硅)中的至少一种。

下接合金属1271b和1272b可以形成在字线接合区域WLBA的第二金属层1240b上。在字线接合区域WLBA中，外围电路结构PERI的下接合金属1271b和1272b可以通过接合方法来电连接到单元阵列结构CELL的上接合金属1371b和1372b，并且下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜和钨中的至少一种形成或者包括铝、铜和钨中的至少一种。

单元阵列结构CELL可以包括至少一个存储器块。单元阵列结构CELL可以包括上述实施例中的第一堆叠体和第二堆叠体。单元阵列结构CELL可以包括第二基底1310和共源极线1320。多条字线1331至1338(1330)可以在与第二基底1310的顶表面垂直的方向(例如，Z轴方向)上堆叠在第二基底1310上。串选择线和地选择线可以分别设置在字线1330上方和下方，并且字线1330可以设置在串选择线与地选择线之间。

在位线接合区域BLBA中，沟道结构CH可以设置为在与第二基底1310的顶表面垂直的方向(例如，Z轴方向)上延伸，并且穿透字线1330、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和间隙填充绝缘层，并且在这种情况下，第一金属层1350c和第二金属层1360c可以电连接到沟道层。例如，第一金属层1350c可以是位线接触件，并且第二金属层1360c可以是位线。在实施例中，位线1360c可以在与第二基底1310的顶表面平行的第一方向(例如，Y轴方向)上延伸。

在图24的实施例中，设置有沟道结构CH和位线1360c的区域可以被限定为位线接合区域BLBA。在位线接合区域BLBA中，位线1360c可以电连接到构成外围电路结构PERI的页缓冲器1393的电路器件1220c。作为示例，位线1360c可以连接到单元阵列结构CELL的上接合金属1371c和1372c，并且上接合金属1371c和1372c可以连接到与页缓冲器1393的电路器件1220c连接下接合金属1271c和1272c。

在字线接合区域WLBA中，字线1330可以在与第一方向垂直且与第二基底1310的顶表面平行的第二方向(例如，X轴方向)上延伸，并且可以连接到多个单元接触插塞1341至1347(1340)。单元接触插塞1340可以连接到在第二方向上延伸以具有不同的长度的字线1330的垫。第一金属层1350b和第二金属层1360b可以顺序地连接到与字线1330连接的单元接触插塞1340的上部。在字线接合区域WLBA中，单元接触插塞1340可以通过单元阵列结构CELL的上接合金属1371b和1372b以及外围电路结构PERI的下接合金属1271b和1272b连接到外围电路结构PERI。

在外围电路结构PERI中，单元接触插塞1340可以电连接到构成行解码器1394的电路器件1220b。在实施例中，构成行解码器1394的电路器件1220b的操作电压可以与构成页缓冲器1393的电路器件1220c的操作电压不同。作为示例，构成页缓冲器1393的电路器件1220c的操作电压可以比构成行解码器1394的电路器件1220b的操作电压高。

共源极线接触插塞1380可以设置在外部垫接合区域PA中。共源极线接触插塞1380可以由导电材料(例如，金属、金属化合物或多晶硅)形成，并且可以电连接到共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在共源极线接触插塞1380上。外部垫接合区域PA可以是或包括设置有共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域。

同时，输入/输出垫1205和1305可以设置在外部垫接合区域PA中。参照图24，下绝缘层1201可以形成在第一基底1211下方以覆盖第一基底1211的底表面，并且第一输入/输出垫1205可以形成在下绝缘层1201上。第一输入/输出垫1205可以通过第一输入/输出接触插塞1203连接到外围电路结构PERI的电路器件1220a、1220b和1220c中的至少一个，并且可以通过下绝缘层1201与第一基底1211分离。此外，侧壁绝缘层(未示出)可以设置在第一输入/输出接触插塞1203与第一基底1211之间，以使第一输入/输出接触插塞1203与第一基底1211电分离。

参照图24，上绝缘层1301可以形成在第二基底1310上以覆盖第二基底1310的顶表面，并且第二输入/输出垫1305可以设置在上绝缘层1301上。第二输入/输出垫1305可以通过第二输入/输出接触插塞1303(例如，且经由下接合金属1272a和1271a)连接到外围电路结构PERI的电路器件1220a、1220b和1220c中的至少一个。例如，第二输入/输出垫1305可以电连接到电路器件1220a。

在实施例中，第二基底1310和共源极线1320可以不设置在设置有第二输入/输出接触插塞1303的区域中。此外，第二输入/输出垫1305可以在第三方向(例如，Z轴方向)上不与字线1330叠置。参照图24，第二输入/输出接触插塞1303可以在与第二基底1310的顶表面平行的方向上与第二基底1310分离，可以穿透单元阵列结构CELL的层间绝缘层1315，并且可以连接到第二输入/输出垫1305。

在实施例中，第一输入/输出垫1205和第二输入/输出垫1305可以选择性地形成。作为示例，存储器装置1400可以被配置为仅包括设置在第一基底1211上的第一输入/输出垫1205和设置在第二基底1310上的第二输入/输出垫1305中的一个。可选地，存储器装置1400可以被配置为包括第一输入/输出垫1205和第二输入/输出垫1305两者。

用作虚设图案的金属图案可以设置在单元阵列结构CELL和外围电路结构PERI中的每个中所包括的外部垫接合区域PA和位线接合区域BLBA的最上面的金属层中，但在实施例中，可以不设置这样的金属图案。

存储器装置1400可以包括设置在外部垫接合区域PA中的上金属图案1372a和下金属图案1273a，并且这里，下金属图案1273a可以形成在外围电路结构PERI的最上面的金属层中以与形成在单元阵列结构CELL的最上面的金属层中的上金属图案1372a对应，并可以与单元阵列结构CELL的上金属图案1372a具有相同的形状。形成在外围电路结构PERI的最上面的金属层中的下金属图案1273a可以不连接到外围电路结构PERI中的任何接触插塞。在实施例中，上金属图案1372a可以连接到上接触插塞1371a，以例如电连接到共源极线接触插塞1380。相似地，在外部垫接合区域PA中，上金属图案1372a可以形成在单元阵列结构CELL的最上面的金属层中，以与形成在外围电路结构PERI的最上面的金属层中的下金属图案1273a对应，并且在这种情况下，上金属图案1372a可以与外围电路结构PERI的下金属图案1273a具有相同的形状。

下接合金属1271b和1272b可以形成在字线接合区域WLBA的第二金属层1240b上。在字线接合区域WLBA中，外围电路结构PERI的下接合金属1271b和1272b可以通过接合方法电连接到单元阵列结构CELL的上接合金属1371b和1372b。

此外，在位线接合区域BLBA中，上金属图案1392可以形成在单元阵列结构CELL的最上面的金属层中，以与形成在外围电路结构PERI的最上面的金属层中的下金属图案1252对应，并且在这种情况下，上金属图案1392可以与外围电路结构PERI的下金属图案1252具有相同的形状。在实施例中，在形成于单元阵列结构CELL的最上面的金属层中的上金属图案1392上可以不形成任何接触插塞。在实施例中，下金属图案1252可以在其上形成有下接触插塞1251。

根据公开的实施例，垂直沟道可以根据与各个分隔结构的距离而被分类为多种类型，并且每条位线可以电连接到所有类型的垂直沟道。因此，所有的位线可以具有基本相同的耦合电容。

如在本领域中传统的一样，可以以执行一个或更多个描述的功能的块的方式描述和示出实施例。这些块(在此可以被称为单元或模块等)通过模拟和/或数字电路(诸如，逻辑门)、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬线电路等来物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以被实施在一个或更多个半导体芯片中，或者在基底支撑件(诸如，印刷电路板等)上。构成块的电路可以通过专用硬件来实现，或者通过处理器(例如，一个或更多个编程的微处理器和相关电路)来实现，或者通过用于执行块的一些功能的专用硬件和用于执行块的其他功能的处理器的组合来实现。在不脱离公开的范围的情况下，可以将实施例的每个块物理地分离为两个或更多个交互且离散的块。同样地，在不脱离公开的范围的情况下，可以将实施例的块物理地组合为更复杂的块。实施例的方面可以通过存储在非暂时性存储介质内且由处理器执行的指令而实现。

尽管已经具体地示出和描述了公开的示例实施例，但本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的变化。