半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式晶体管过渡。

其中，垂直堆叠组成的互补场效应晶体管(complementary FET，CFET)是一种具革命性的三维立体式的晶体管。在CFET结构中，彼此垂直堆叠的PMOS晶体管和NMOS晶体管构成互补器件，但对于CFET的工作性能，还有待于进一步提升。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的工作性能。

为解决上述问题，本发明实施例提供了一种半导体结构，包括：基底，包括用于形成自下而上依次堆叠的第一晶体管和第二晶体管的器件单元区；预埋电源层，位于所述器件单元区在第二方向上的两侧的基底中，包括位于所述器件单元区一侧的第一预埋电源层、以及位于所述器件单元区另一侧的第二预埋电源层；第一晶体管，位于所述器件单元区的基底上，所述第一晶体管包括沿第一方向延伸的第一沟道层、横跨所述第一沟道层且覆盖所述第一沟道层顶部和侧壁的第一栅极结构、以及位于所述第一栅极结构两侧的基底上的第一源漏掺杂层，所述第一源漏掺杂层与位于所述第一栅极结构下方的第一沟道层的端部相接触，所述第一方向垂直于所述第二方向；第一源漏互连层，覆盖所述第一源漏掺杂层，所述第一源漏互连层还从所述第一源漏掺杂层侧部，在纵向上向相对应的所述第一预埋电源层顶部延伸，并与所述预埋电源层电连接；隔绝层，位于所述第一源漏互连层的顶部；第二晶体管，堆叠于所述第一晶体管上方，所述第二晶体管包括沿所述第一方向延伸的第二沟道层、横跨所述第二沟道层且覆盖所述第二沟道层的第二栅极结构、以及位于所述第二栅极结构两侧的隔绝层上的第二源漏掺杂层，所述第二源漏掺杂层与位于所述第二栅极结构下方的第二沟道层的端部相接触；保护墙，位于所述第二源漏掺杂层最靠近所述第二预埋电源层的侧壁；第二源漏互连层，覆盖所述第二源漏掺杂层和保护墙，所述第二源漏互连层还从所述保护墙侧部，在纵向上向相对应的所述第二预埋电源层顶部延伸，并与所述第二预埋电源层电连接。

相应的，本发明实施例还提供了一种半导体结构的形成方法，包括：提供基底，包括用于形成自下而上依次堆叠的第一晶体管和第二晶体管的器件单元区，所述器件单元区的基底上形成有沿第一方向延伸的叠层结构，所述叠层结构包括第一沟道层、位于所述第一沟道层上的牺牲层、以及位于所述牺牲层上的第二沟道层，在第二方向上，所述器件单元区两侧的基底中分别形成有第一预埋电源层和第二预埋电源层，所述第二方向垂直于所述第一方向，所述基底上还形成有横跨所述叠层结构的伪栅结构，所述伪栅结构覆盖所述叠层结构的部分侧壁和部分顶部；在所述伪栅结构两侧的叠层结构中形成第一源漏掺杂层，所述第一源漏掺杂层与所述伪栅结构下方的第一沟道层的端部相接触；在所述伪栅结构两侧形成覆盖所述第一源漏掺杂层的第一源漏互连层，所述第一源漏互连层还从所述第一源漏掺杂层侧部，在纵向上向相对应的所述第一预埋电源层顶部延伸，并与所述第一预埋电源层电连接；在所述第一源漏互连层上形成隔绝层，所述隔绝层露出所述第二沟道层的端部；在所述伪栅结构两侧的隔绝层上形成第二源漏掺杂层，所述第二源漏掺杂层与所述伪栅结构下方的第二沟道层的端部相接触；在所述第二源漏掺杂层最靠近所述第二预埋电源层的侧壁形成保护墙；在所述伪栅结构两侧形成覆盖所述第二源漏掺杂层和保护墙的第二源漏互连层，所述第二源漏互连层还从所述保护墙侧部，在纵向上向相对应的所述第二预埋电源层顶部延伸，并与所述第二预埋电源层电连接。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构中，所述第一晶体管和第二晶体管上下堆叠，有利于节约所述半导体结构的占用面积，且所述第一源漏互连层在纵向上向相对应的所述第一预埋电源层顶部延伸，并与所述第一预埋电源层电连接，所述第二源漏互连层在纵向上向相对应的所述第二预埋电源层顶部延伸，并与所述第二预埋电源层电连接，所述保护墙位于所述第二源漏掺杂层最靠近所述第二预埋电源层的侧壁，则所述第二源漏互连层与所述第二预埋电源层电连接时，所述第二源漏互连层从所述保护墙的外侧向下延伸，从而增加了所述第二源漏互连层向下延伸的部分与所述第一源漏掺杂层或第一源漏互连层的距离，减小形成所述第二源漏互连层时，所述第二源漏互连层因与第一源漏掺杂层或第一源漏互连层距离过近而发生接触的概率，从而降低所述第二源漏互连层与第一源漏掺杂层或第一源漏互连层发生短接的概率，进而保障所述半导体结构的工作性能。

本发明实施例提供的形成方法中，在所述第二源漏掺杂层最靠近所述第二预埋电源层侧壁形成保护墙，再形成覆盖所述第二源漏掺杂层和保护墙的第二源漏互连层，所述第二源漏互连层在纵向上向相对应的第二预埋电源层顶部延伸，并与所述第二预埋电源层电连接，所述保护墙形成于所述第二源漏掺杂层最靠近所述第二预埋电源层的侧壁，则所述第二源漏互连层与所述第二预埋电源层电连接时，所述第二源漏互连层从所述保护墙的外侧向下延伸，从而增加了所述第二源漏互连层向下延伸的部分与所述第一源漏掺杂层或第一源漏互连层的距离，减小形成所述第二源漏互连层时，所述第二源漏互连层因与第一源漏掺杂层或第一源漏互连层距离过近而发生接触的概率，从而降低所述第二源漏互连层与第一源漏掺杂层或第一源漏互连层发生短接的概率，进而保障所述半导体结构的工作性能。

附图说明

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；

图4至图5是本发明半导体结构一实施例对应的结构示意图；

图6至图24是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前半导体结构的工作性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。

结合参考图1和图2，图1为沟道层与伪栅结构的俯视图，图2(a)为图1沿AA方向的剖视图，图2(b)为图1沿BB方向的剖视图，提供基底10，包括用于形成自下而上依次堆叠的第一晶体管和第二晶体管的器件单元区10Q，器件单元区10Q的基底10上形成有沿第一方向(如图1中X方向所示)延伸的叠层结构20，叠层结构20包括第一沟道层21、位于第一沟道层21上的牺牲层23、以及位于牺牲层23上的第二沟道层22，在第二方向(如图1中Y方向所示)上，器件单元区10Q两侧的基底10中分别形成有第一预埋电源层14和第二预埋电源层15，第二方向垂直于第一方向，基底10上还形成有横跨叠层结构20的伪栅结构16，伪栅结构16覆盖叠层结构20的部分侧壁和部分顶部。

继续参考图1和图2，在伪栅结构16两侧的叠层结构20中形成第一源漏掺杂层41，第一源漏掺杂层41与伪栅结构16下方的第一沟道层21的端部相接触；在伪栅结构16两侧形成覆盖第一源漏掺杂层41的第一源漏互连层42，第一源漏互连层42还在纵向(如图2中Z方向所示)上向相对应的第一预埋电源层14顶部延伸，并与第一预埋电源层14电连接。

参考图3，图3(a)为基于图2(a)的剖视图，图3(b)为基于图2(b)的剖视图，在第一源漏互连层42上形成隔绝层17，隔绝层17露出第二沟道层22的端部；在伪栅结构16两侧的隔绝层17上形成第二源漏掺杂层61，第二源漏掺杂层61与伪栅结构16下方的第二沟道层22的端部相接触；在伪栅结构16两侧形成覆盖第二源漏掺杂层61的第二源漏互连层62，第二源漏互连层62还在纵向上向相对应的第二预埋电源层15顶部延伸，并与第二预埋电源层15电连接。

第二源漏互连层62从第二源漏掺杂层61侧部向下延伸，由于第一晶体管与第二晶体管上下堆叠，则第二源漏互连层62还从第一源漏互连层42以及第一源漏掺杂层41的侧部向下延伸，从而在形成第二源漏互连层62时，容易导致第二源漏互连层62向下延伸的部分与第一源漏互连层61或第一源漏掺杂层41距离过近，从而容易导致第二源漏互连层62与第一源漏掺杂层41或第一源漏互连层42发生短接，进而影响半导体结构的工作性能。

为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，在第二源漏掺杂层最靠近第二预埋电源层侧壁形成保护墙，再形成覆盖第二源漏掺杂层和保护墙的第二源漏互连层，第二源漏互连层在纵向上向相对应的第二预埋电源层顶部延伸，并与第二预埋电源层电连接，保护墙形成于第二源漏掺杂层最靠近第二预埋电源层的侧壁，则第二源漏互连层与第二预埋电源层电连接时，第二源漏互连层从保护墙的外侧向下延伸，从而增加了第二源漏互连层向下延伸的部分与第一源漏掺杂层或第一源漏互连层的距离，减小形成第二源漏互连层时，第二源漏互连层因与第一源漏掺杂层或第一源漏互连层距离过近而发生接触的概率，从而降低第二源漏互连层与第一源漏掺杂层或第一源漏互连层发生短接的概率，进而保障半导体结构的工作性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图5是本发明半导体结构一实施例对应的结构示意图，图4是栅极结构和源漏掺杂层的俯视图，图5(a)是图4基于AA方向的剖视图，图5(b)是图4基于BB方向的剖视图。

半导体结构包括：基底101，包括用于形成自下而上依次堆叠的第一晶体管和第二晶体管的器件单元区101Q；预埋电源层(未标示)，位于器件单元区101Q在第二方向(如图4中Y方向所示)上的两侧的基底101中，包括位于器件单元区101Q一侧的第一预埋电源层141、以及位于器件单元区101Q另一侧的第二预埋电源层151；第一晶体管，位于器件单元区101Q的基底101上，第一晶体管包括沿第一方向(如图4中X方向所示)延伸的第一沟道层211、横跨第一沟道层211且覆盖第一沟道层211顶部和侧壁的第一栅极结构711、以及位于第一栅极结构711两侧的基底101上的第一源漏掺杂层421，第一源漏掺杂层421与位于第一栅极结构711下方的第一沟道层211的端部相接触，第二方向垂直于第一方向；第一源漏互连层421，覆盖第一源漏掺杂层411，第一源漏互连层421还从第一源漏掺杂层411侧部，在纵向(如图5中Z方向所示)上向相对应的第一预埋电源层141顶部延伸，并与第一预埋电源层141电连接；隔绝层171，位于第一源漏互连层421的顶部；第二晶体管，堆叠于第一晶体管上方，第二晶体管包括沿第一方向延伸的第二沟道层221、横跨第二沟道层221且覆盖第二沟道层221的第二栅极结构721、以及位于第二栅极结构721两侧的隔绝层171上的第二源漏掺杂层611，第二源漏掺杂层611与位于第二栅极结构721下方的第二沟道层221的端部相接触；保护墙311，位于第二源漏掺杂层611中最靠近第二预埋电源层151的侧壁；第二源漏互连层621，覆盖第二源漏掺杂层611和保护墙311，第二源漏互连层611还从保护墙311侧部，在纵向上向相对应的第二预埋电源层151顶部延伸，并与第二预埋电源层151电连接。

本实施例中，第一晶体管和第二晶体管上下堆叠，有利于节约半导体结构的占用面积。

半导体结构为互补场效应晶体管结构，在CFET结构中，彼此垂直堆叠的PMOS晶体管和NMOS晶体管构成互补器件。第一晶体管为CFET结构中的底部晶体管，第二晶体管为CFET结构中的顶部晶体管。第一晶体管与第二晶体管的沟道导电类型不同，作为一种示例，第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。根据第一晶体管和第二晶体管的结构类型，第一晶体管和第二晶体管均包括鳍式场效应晶体管(FinFET)或全包围栅极(Gate-All-Around，GAA)晶体管。具体地，GAA晶体管可以为水平纳米片(Horizontal Nanosheets)晶体管。本实施例以第一晶体管和第二晶体管均为FinFET为例。

基底101用于为半导体结构的形成提供工艺平台。

基底101包括器件单元区101Q，用于形成堆叠的第一晶体管和第二晶体管。

本实施例中，基底101包括衬底111、凸立于器件单元区101Q的衬底111的底部鳍部121、以及位于衬底111上并围绕底部鳍部121的隔离层131。

本实施例中，衬底111的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。作为一种示例，底部鳍部121与衬底111为一体结构。

本实施例中，隔离层131可以为浅沟槽隔离结构(STI)。隔离层131的材料为绝缘材料。作为一种示例，隔离层131的材料为氧化硅。

预埋电源(Buried Power Rail，BPR)层用于电连接第一源漏互连层421和第二源漏互连层621，并为第一源漏互连层421和第二源漏互连层621加载相应电压。其中，预埋电源层包括嵌入电源配线(VDD)和嵌入接地配线(VSS)。

本实施例中，预埋电源层位于衬底111中，并被隔离层131覆盖，从而使得预埋电源层掩埋于基底中，进而使得预埋电源层与预埋电源层上方的其他膜层具有较好的隔离效果。

在第一晶体管中，第一沟道层211用于提供第一晶体管的沟道。本实施例中，第一沟道层211为凸立于底部鳍部121上的第一鳍部。

本实施例中，第一沟道层211的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，第一沟道层211的材料为硅。在其他实施例中，第一沟道层的材料根据第一晶体管的类型和性能决定。

第一栅极结构711用于控制第一晶体管的沟道的开启和关断。

第一栅极结构711包括栅介质层(未示出)和位于栅介质层上的栅电极层(未示出)。

栅介质层用于隔离栅电极层与第一沟道层211、以及栅电极层与基底101。

栅介质层的材料包括HfO

需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和第一沟道层211之间。具体地，栅氧化层的材料可以为氧化硅。

本实施例中，第一栅极结构711为金属栅极结构，因此，栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

具体地，栅电极层包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。其中，功函数层用于调节晶体管的阈值电压，电极层用于将金属栅极结构的电性引出。

在另一些实施例中，栅电极层也可以仅包括功函数层。

在其他实施例中，根据工艺需求，第一栅极结构也可以为多晶硅栅结构。

第一源漏掺杂层411用于作为第一晶体管的源区或漏区。

具体地，第一源漏掺杂层411的掺杂类型与相对应的第一晶体管的沟道导电类型相同。本实施例中，第一晶体管为NMOS晶体管，第一源漏掺杂层411内的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子。

在第二晶体管中，第二沟道层221用于提供第二晶体管的沟道。本实施例中，第二沟道层221为第二鳍部。

本实施例中，第二沟道层221的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，第二沟道层221的材料为硅。在其他实施例中，第二沟道层的材料根据第二晶体管的类型和性能决定。

第二栅极结构721用于控制第二晶体管的沟道的开启和关断。

第二栅极结构721包括栅介质层(未示出)和位于栅介质层上的栅电极层(未示出)。

栅介质层用于隔离栅电极层与第二沟道层221、以及栅电极层与第一栅极结构711。

对第二栅极结构721的具体描述，可结合参考前述第一栅极结构711的相关描述，在此不做赘述。

第二源漏掺杂层611用于作为第二晶体管的源区或漏区。

具体地，第二源漏掺杂层611的掺杂类型与相对应的第二晶体管的沟道导电类型相同。本实施例中，第二晶体管为PMOS晶体管，第二源漏掺杂层611内的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。

本实施例中，半导体结构还包括：第一层间介质层501，位于基底101上，且覆盖第一源漏互连层421的侧壁、第一栅极结构711的侧壁、第二栅极结构721的侧壁。

第一层间介质层501用于相邻器件之间起到隔离作用，第一层间介质层501还用于为形成第一栅极结构711、第二栅极结构721、第一源漏互连层421、以及第二源漏互连层621提供工艺基础。

第一层间介质层501的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

第一源漏互连层421用于电连接第一预埋电源层141与第一源漏掺杂层411，为第一源漏掺杂层411施加电压。

第一源漏互连层421与器件单元区101Q一侧的预埋电源层(未标示)电连接。本实施例中，根据设计电路布局，第一源漏互连层421向相对应的第一预埋电源层141顶部延伸，并与第一预埋电源层141电连接。具体地，第一源漏互连层421从第一源漏掺杂层411面向第一预埋电源层141的一侧，沿纵向向下延伸至第一预埋电源层141顶部。

在其他实施例中，根据工艺需求，第一源漏互连层也可以向第二预埋电源层顶部延伸，并与第二预埋电源层电连接。

本实施例中，第一源漏互连层421包括：沿第二方向延伸的第一横向部441，位于第一层间介质层501中，第一横向部441覆盖第一源漏掺杂层411；纵向延伸的第一纵向部431，位于第一源漏掺杂层411侧部的基底101中，第一纵向部431顶部与第一横向部441底部相连，第一纵向部431底部与第一预埋电源层141顶部相连。

第一横向部441将第一源漏掺杂层411电连接，第一纵向部431位于第一横向部441底部和第一预埋电源层141顶部之间，第一纵向部431将第一横向部441与第一预埋电源层141电连接，第一预埋电源层141位于基底101中，则通过纵向延伸的第一纵向部431与第一预埋电源层141相接触，使得第一源漏互连层421与第一预埋电源层141电连接。

为此，本实施例中，第一源漏互连层421在纵向上贯穿第一预埋电源层141顶部的隔离层131。

本实施例中，第一源漏互连层421的材料包括W或Co。

W或Co为金属材料，具有较好的导电性能，有利于使得第一源漏掺杂层411与第一预埋电源层141较好的电连接。

本实施例中，隔绝层171位于第一源漏互连层421的顶部，用于隔绝第一源漏互连层421和位于隔绝层171上的第二源漏掺杂层611，并隔绝第一源漏互连层421和位于隔绝层171上的第二源漏互连层621。

本实施例中，第一源漏互连层421位于第一层间介质层501中，相应的，隔绝层171位于第一层间介质层501中，并覆盖第一源漏互连层421的顶部。

本实施例中，隔绝层171的材料包括SiN、SiON、SiOCN、SiOC或SiOCH。

SiN、SiON、SiOCN、SiOC或SiOCH具有较好的绝缘性，能够起到较好的隔绝效果。

第二源漏互连层621用于电连接第二预埋电源层151与第二源漏掺杂层611，为第二源漏掺杂层611施加电压。

第二源漏互连层621与器件单元区101Q另一侧的预埋电源层(未标示)电连接。本实施例中，根据设计电路布局，第二源漏互连层621向相对应的第二预埋电源层151顶部延伸，并与第二预埋电源层151电连接。具体地，第二源漏互连层621从第二源漏掺杂层611面向第二预埋电源层151的一侧，沿纵向向下延伸至第二预埋电源层151顶部。

在其他实施例中，根据工艺需求，第二源漏互连层也可以向第一预埋电源层顶部延伸，并与第一预埋电源层电连接，相应的，保护墙位于第二源漏掺杂层中最靠近第一预埋电源层的侧壁，并向下延伸覆盖第一源漏掺杂层的侧壁。

本实施例中，保护墙311覆盖第二源漏掺杂层611中最靠近第二预埋电源层151的侧壁，因此，第二源漏互连层621相应覆盖保护墙311的侧壁。

因此，第二源漏互连层621从保护墙311背向第二源漏掺杂层611的一侧，沿纵向向下延伸至第二预埋电源层151顶部。

本实施例中，第二源漏互连层621包括：沿第二方向延伸的第二横向部641，位于第一层间介质层501中，第二横向部641覆盖第二源漏掺杂层611和保护墙311；纵向延伸的第二纵向部631，位于第二横向部641底部的第一层间介质层501和基底101中，第二纵向部631底部与第二预埋电源层151顶部相连。

第二横向部641将第二源漏掺杂层611电连接，第二纵向部631位于第二横向部641底部和第二预埋电源层151顶部之间，第二纵向部631将第二横向部641与第二预埋电源层151电连接，第二预埋电源层151位于基底101中，则通过纵向延伸的第二纵向部631与第二预埋电源层151相接触，使得第二源漏互连层621与第二预埋电源层151电连接。

为此，本实施例中，第二源漏互连层621在纵向上贯穿第二预埋电源层151顶部的隔离层131和第一层间介质层501。

本实施例中，半导体结构还包括：第二层间介质层521，位于第二横向部641和第一层间介质层501之间，且位于隔绝层171的顶部。

第二层间介质层521用于相邻器件之间起到隔离作用，第二层间介质层521还用于为形成第二栅极结构721、以及第二源漏互连层621提供工艺基础。

第二层间介质层521的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

保护墙311用于保护第一源漏掺杂层411的侧壁。

本实施例提供的半导体结构中，第一源漏互连层421在纵向上向相对应的第一预埋电源层141顶部延伸，并与第一预埋电源层141电连接，第二源漏互连层621覆盖保护墙311，并在纵向上向相对应的第二预埋电源层151顶部延伸，并与第二预埋电源层151电连接，保护墙311位于第二源漏掺杂层611中最靠近第二预埋电源层151的侧壁，并向下延伸覆盖第一源漏掺杂层411的侧壁，第二源漏互连层621与第二预埋电源层151电连接时，第二源漏互连层621从保护墙311的外侧向下延伸，从而增加了第二源漏互连层621向下延伸的部分与第一源漏掺杂层411或第一源漏互连层421的距离，减小形成第二源漏互连层621时，第二源漏互连层621因与第一源漏掺杂层411和第一源漏互连层421距离过近而发生接触的概率，从而降低第二源漏互连层621与第一源漏掺杂层411或第一源漏互连层421发生短接的概率，进而保障半导体结构的工作性能。

本实施例中，为了增加第二纵向部631和第一源漏掺杂层411、以及第一源漏互连层421的间距，进一步减小第二源漏互连层621因与第一源漏掺杂层411和第一源漏互连层421距离过近而发生接触的概率，从而进一步降低第二源漏互连层621与第一源漏掺杂层411或第一源漏互连层421发生短接的概率，第二纵向部631与保护墙311相间隔。

本实施例中，保护墙311的形成步骤包括：形成覆盖第二源漏掺杂层611的保护材料层；再去除位于第二源漏掺杂层611顶部的保护材料层，保留位于第二源漏掺杂层611侧壁的保护材料层作为保护墙311。为此，保护墙311还位于第二源漏掺杂层611的剩余侧壁。

本实施例中，保护墙311的材料为SiN。

SiN硬度较大，有利于在制造过程中，较好地保持在第一源漏掺杂层411和第二源漏掺杂层621的侧壁，且SiN绝缘性较好，能够对第二源漏互连层621和第一源漏掺杂层411或第一源漏互连层421起到较好的隔绝作用。

需要说明的是，保护墙311沿第二方向的宽度不宜过大，也不宜过小。如果保护墙311沿第二方向的宽度过大，则第二源漏互连层621沿第二方向延伸的距离过大，容易造成半导体结构的整体体积过大，浪费了半导体结构的占用面积；如果保护墙311沿第二方向的宽度过小，则容易导致第二源漏互连层621沿第二方向延伸的距离过小，从而容易导致第二源漏互连层621与第一源漏掺杂层411和第一源漏互连层421距离过近而发生接触，影响半导体结构的工作性能。为此，本实施例中，保护墙沿第二方向的宽度为2nm至10nm。

本实施例中，半导体结构还包括：栅极侧墙321，位于第二栅极结构721的侧壁。

栅极侧墙321用于保护第二栅极结构721的侧壁，并对第二栅极结构721和第二源漏掺杂层611、以及第二源漏互连层621起到隔绝作用。

栅极侧墙321的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。

本实施例中，半导体结构还包括：内侧墙(未标示)，位于第一栅结构711的侧壁，用于保护第一栅极结构711的侧壁，并对第一栅极结构711和第一源漏掺杂层411、以及第一源漏互连层421起到隔绝作用。

图6至图24是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

结合参考图6和图7，图6为叠层结构和伪栅结构的剖视图，图7(a)为图6沿AA方向的剖视图，图7(b)为图6沿BB方向的剖视图，提供基底100，包括用于形成自下而上依次堆叠的第一晶体管和第二晶体管的器件单元区100Q，器件单元区100Q的基底100上形成有沿第一方向(如图9中X方向所示)延伸的叠层结构200，叠层结构200包括第一沟道层210、位于第一沟道层210上的牺牲层230、以及位于牺牲层230上的第二沟道层220，在第二方向(如图9中Y方向所示)上，器件单元区100Q两侧的基底100中分别形成有第一预埋电源层140和第二预埋电源层150，第二方向垂直于第一方向，基底100上还形成有横跨叠层结构200的伪栅结构160，伪栅结构160覆盖叠层结构200的部分侧壁和部分顶部。

本实施例中，第一晶体管和第二晶体管上下堆叠，有利于节约半导体结构的占用面积。

半导体结构为互补场效应晶体管结构，在CFET结构中，彼此垂直堆叠的PMOS晶体管和NMOS晶体管构成互补器件。第一晶体管为CFET结构中的底部晶体管，第二晶体管为CFET结构中的顶部晶体管，第一晶体管与第二晶体管的沟道导电类型不同，作为一种示例，第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管。根据第一晶体管和第二晶体管的结构类型，第一晶体管和第二晶体管均包括鳍式场效应晶体管或全包围栅极晶体管。具体地，GAA晶体管可以为水平纳米片晶体管。本实施例以第一晶体管和第二晶体管均为FinFET为例。

基底100用于为半导体结构的形成提供工艺平台。

基底100包括器件单元区100Q，用于形成堆叠的第一晶体管和第二晶体管。

本实施例中，基底101包括衬底110、凸立于器件单元区100Q的衬底110的底部鳍部120、以及位于衬底110上并围绕底部鳍部120的隔离层130。

本实施例中，衬底110的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。作为一种示例，底部鳍部120与衬底110为一体结构。

本实施例中，隔离层130可以为浅沟槽隔离结构(STI)。隔离层130的材料为绝缘材料。作为一种示例，隔离层130的材料为氧化硅。

器件单元区100Q两侧的基底100中形成有预埋电源层，分别为第一预埋电源层140和第二预埋电源层150。

预埋电源层用于后续分别电连接第一源漏互连层和第二源漏互连层，并为第一源漏互连层和第二源漏互连层加载相应电压。其中，预埋电源层包括嵌入电源配线(VDD)和嵌入接地配线(VSS)。

本实施例中，根据设计电路布局，第一预埋电源层140后续与第一源漏互连层电连接，第二预埋电源层150后续与第二源漏互连层电连接，在其他实施例中，根据工艺需求，还可以，第一预埋电源层与第二源漏互连层电连接，第二预埋电源层与第一源漏互连层电连接。

本实施例中，第一预埋电源层140和第二预埋电源层150位于衬底110中，并被隔离层130覆盖，从而使得预埋电源层掩埋于基底100中，进而使得预埋电源层与预埋电源层上方的其他膜层具有较好的隔离效果。

叠层结构200用于形成在纵向上相间隔的第一沟道层210和第二沟道层220。

本实施例中，可以同时在多个区域形成多个叠层结构200，简化了工艺流程，提高了工艺效率，节约了工艺成本。

本实施例中，叠层结构200与底部鳍部120在同一工序中外延生长形成，为此，叠层结构200形成于底部鳍部120上。

第一沟道层210用于提供第一晶体管的沟道。

本实施例中，第一沟道层210为凸立于底部鳍部120上的第一鳍部。

本实施例中，第一沟道层210的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，第一沟道层210的材料为硅。在其他实施例中，第一沟道层的材料根据第一晶体管的类型和性能决定。

第二沟道层220用于提供第二晶体管的沟道。

本实施例中，第二沟道层220为第二鳍部。

本实施例中，第二沟道层220的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，第二沟道层220的材料为硅。在其他实施例中，第二沟道层的材料根据第二晶体管的类型和性能决定。

牺牲层230用于为后续实现第一沟道层210与第二沟道层220的间隔设置，从而形成堆叠的第一晶体管和第二晶体管，牺牲层230还为后续形成第一栅极结构占据空间位置。

本实施例中，牺牲层230的材料包括锗化硅。

锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除牺牲层230，并减少对第一沟道层210和第二沟道层220的损伤。

在其他实施例中，可以根据第一沟道层和第二沟道层的材料，牺牲层选取与沟道层具有刻蚀选择比的相适宜的材料，以便后续去除牺牲层时，减小对第一沟道层和第二沟道层的损伤。

伪栅结构160用于为后续形成第二栅极结构占据空间位置。

具体地，伪栅结构260为叠层结构，包括伪栅氧化层(图未示)以及覆盖伪栅氧化层的伪栅层(图未示)。

作为一种示例，伪栅氧化层的材料为氧化硅，伪栅层的材料为多晶硅。

本实施例中，伪栅结构160的侧壁还形成有栅极侧墙(未标示)。

栅极侧墙用于保护伪栅结构160的侧壁，从而保障后续第二栅极结构的形成质量，并且在形成第二栅极结构后，保护第二栅极结构的侧壁。

栅极侧墙的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。

结合参考图8至图13，图8至图12为基于图7(b)的剖视图，图13(a)为基于图7(a)的剖视图，图13(b)为基于图7(b)的剖视图，在伪栅结构160两侧的叠层结构200中形成第一源漏掺杂层410，第一源漏掺杂层410与伪栅结构160下方的第一沟道层210的端部相接触。

第一源漏掺杂层410用于作为第一晶体管的源区或漏区。

其中，第一沟道层210的端部指的是，第一沟道层210沿第一方向的端部，在源漏凹槽240中，第一源漏掺杂层410以第一沟道层210作为外延生长基础进行外延生长，因此，本实施例中，形成第一源漏掺杂层410的步骤中，第一源漏掺杂层410与第一沟道层210的端部相接触。

第一源漏掺杂层410的掺杂类型与相对应的晶体管的沟道导电类型相同，具体地，第一晶体管为NMOS晶体管，第一源漏掺杂层410内的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子。

具体地，参考图8，形成第一源漏掺杂层410的步骤包括：在伪栅结构160两侧的叠层结构200中形成源漏凹槽240。

源漏凹槽240为形成第一源漏掺杂层410和第一源漏互连层提供空间位置。

本实施例中，采用各向异性的刻蚀工艺去除伪栅结构160两侧的叠层结构200。

各向异性的刻蚀工艺为各向异性的干法刻蚀工艺，通过选取各向异性的干法刻蚀工艺，有利于减小对源漏凹槽240底部基底100的损伤，同时，各向异性的干法刻蚀更具刻蚀方向性，有利于使得去除源漏凹槽240具有较好的形貌质量和尺寸精度。

本实施例中，形成源漏凹槽240后，还包括：通过源漏凹槽240在牺牲层230侧壁形成内侧墙(未标示)，用于保护牺牲层230的侧壁，从而保障后续第一栅极结构的形成质量，并且在形成第一栅极结构后，保护第一栅极结构的侧壁。

结合参考图9至图13，形成覆盖源漏凹槽240露出的第二沟道层220端部的牺牲侧墙310。

牺牲侧墙310用于在形成第一源漏掺杂层410的过程中，保护第二沟道层220的侧壁，使得第一源漏掺杂层410不会误形成在第二沟道层220的侧壁。

本实施例中，牺牲侧墙310后续还会被去除，从而形成第二源漏掺杂层，则牺牲侧墙310需要选用与第二沟道层220具有较大刻蚀选择比的材料，为此，本实施例中，牺牲侧墙310的材料包括SiCO。

具体地，形成覆盖第二沟道层220侧壁的牺牲侧墙310的步骤包括：在基底100上形成覆盖第一沟道层210端部的填充层180。

填充层180用于占据第一沟道层210端部侧部的空间，使得牺牲侧墙310不会形成在第一沟道层210端部，从而有利于第一源漏掺杂层410的顺利形成。

本实施例中，采用化学气相沉积(Chemical Vapor Deposition，CVD)工艺形成填充层180。

化学气相沉积工艺的填充性较好，有利于形成膜层较为均匀的填充层180。

本实施例中，后续还需要去除填充层180，则填充层180需要选用易于去除的材料，为此，本实施例中，填充层180的材料包括先进图膜(Advanced Patterning Film，APF)材料，易于后续去除填充层180，并有利于在去除过程中，减少对第一沟道层210的损伤。

参考图10，在填充层180顶部、高于填充层180顶部的伪栅结构160顶部和侧壁、以及叠层结构200的侧壁形成牺牲侧墙材料层300。

牺牲侧墙材料层300用于直接形成牺牲侧墙310。

本实施例中，采用原子层沉积工艺形成牺牲侧墙材料层300。

采用原子层沉积工艺形成的牺牲侧墙材料层300的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得牺牲侧墙材料层300能够很好的保形覆盖伪栅结构160顶部和侧壁、以及叠层结构200的侧壁。

相应的，本实施例中，牺牲侧墙材料层300的材料包括SiCO。

参考图11，去除填充层180顶部、以及伪栅结构160顶部的牺牲侧墙材料层300，保留位于第二沟道层220端部的牺牲侧墙材料层300作为牺牲侧墙310。

相应的，本实施例中，牺牲侧墙310还覆盖伪栅结构160的侧壁。

本实施例中，采用各向异性的刻蚀工艺去除填充层180顶部、以及伪栅结构160顶部的牺牲侧墙材料层300。

各向异性的刻蚀工艺为各向异性的干法刻蚀工艺，通过选取各向异性的干法刻蚀工艺，有利于减小对伪栅结构160的损伤。

参考图12，形成牺牲侧墙310后，去除填充层180。

去除填充层180露出第一沟道层210的侧壁，为形成第一源漏掺杂层410做准备。

本实施例中，采用各向同性的刻蚀工艺去除填充层180。

各向同性的刻蚀工艺包括各向同性的湿法刻蚀工艺，各向同性的湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在去除填充层180的过程中，减小对第一沟道层210的损伤。

参考图13，形成牺牲侧墙310后，在源漏凹槽240的部分深度区域中形成第一源漏掺杂层410，第一源漏掺杂层410覆盖第一沟道层210的端部。

在源漏凹槽240中，第一源漏掺杂层410以第一沟道层210作为外延生长基础进行外延生长，第二沟道层220的端部被牺牲侧墙310覆盖，从而第一源漏掺杂层410不会再第二沟道层220的端部生长。

本实施例中，形成第一源漏掺杂层410后，后续形成第一源漏互连层之前，还包括：去除牺牲侧墙310。

去除牺牲侧墙310，露出第二沟道层220的端部，为后续形成第二源漏掺杂层做准备。

参考图14，图14(a)为基于图13(a)的剖视图，图14(b)为基于图13(b)的剖视图，形成第一源漏掺杂层410后，后续形成第一源漏互连层之前，还包括：在基底100上形成覆盖第一源漏掺杂层410的第一层间介质层500，第一层间介质层500还覆盖伪栅结构160的侧壁。

第一层间介质层500用于相邻器件之间起到隔离作用，第一层间介质层500还用于为后续形成第一栅极结构、第二栅极结构、第一源漏互连层、以及第二源漏互连层提供工艺基础。

第一层间介质层500的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

参考图15至图16，图15(a)为基于图14(a)的剖视图，图15(b)为基于图14(b)的剖视图，图16(a)为基于图15(a)的剖视图，图16(b)为基于图15(b)的剖视图，在伪栅结构160两侧形成覆盖第一源漏掺杂层410的第一源漏互连层420，第一源漏互连层420还从第一源漏掺杂层410侧部，在纵向(如图16中Z方向所示)上向相对应的第一预埋电源层140顶部延伸，并与第一预埋电源层140电连接。

第一源漏互连层420用于电连接第一预埋电源层140与第一源漏掺杂层410，为第一源漏掺杂层410施加电压。

本实施例中，根据设计电路布局，第一源漏互连层420向相对应的第一预埋电源层140顶部延伸，并与第一预埋电源层140电连接。在其他实施例中，根据工艺需求，第一源漏互连层也可以向第二预埋电源层顶部延伸，并与第二预埋电源层电连接。

本实施例中，第一源漏互连层420的材料包括W或Co。

W或Co为金属材料，具有较好的导电性能，有利于使得第一源漏掺杂层410与第一预埋电源层140较好的电连接。

具体地，参考图15，形成第一源漏互连层420的步骤包括：在伪栅结构160两侧，形成位于第一层间介质层500中且沿第二方向延伸的互连沟槽510、以及位于第一源漏掺杂层410侧部的第一互连通孔540，第一互连通孔540顶部与互连沟槽510底部相连通，互连沟槽510露出第一源漏掺杂层410，第一互连通孔540露出第一预埋电源层140顶部。

互连沟槽510和第一互连通孔540为形成第一源漏互连层420提供空间位置，互连沟槽510露出第一源漏掺杂层410，使得形成的第一源漏互连层420与第一源漏掺杂层410相接触。

本实施例中，第一预埋电源层140位于基底100中，第一互连通孔540位于第一预埋电源层140上，则通过形成纵向延伸的第一互连通孔540露出第一预埋电源层140，使得第一源漏互连层420能够与第一预埋电源层140相接触。

本实施例中，互连沟槽510沿第二方向延伸，并延伸至第一预埋电源层140顶部上方，从而便于形成的第一源漏互连层420能够沿纵向延伸至第一预埋电源层140顶部。

本实施例中，先图形化第一层间介质层500，形成互连沟槽510，再图形化隔离层130，形成第一互连通孔540。

本实施例中，采用各向异性的刻蚀工艺图形化第一层间介质层500。

各向异性的刻蚀工艺包括各向同性的干法刻蚀工艺，各向同性的干法刻蚀工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的图形传递，还能够通过控制工艺参数实现较大的刻蚀选择比，有利于在去除部分第一层间介质层500的过程中，减小对第一源漏掺杂层410的损伤。

本实施例中，采用各向异性的干法刻蚀工艺图形化隔离层130。

本实施例中，采用各向异性的干法刻蚀工艺图形化隔离层130，通过选取各向异性的干法刻蚀工艺，有利于减小对第一预埋电源层140的损伤，同时，各向异性的干法刻蚀更具刻蚀方向性，有利于使得第一互连通孔具有较好的形貌质量和尺寸精度。

参考图15，本实施例中，形成互连沟槽510后，第一层间介质层500还覆盖伪栅结构160的顶部和侧壁，有利于在形成第一源漏互连层420的过程中，保护伪栅结构160的侧壁和顶部，为后续形成第二栅极结构做好基础。

在其他实施例中，根据工艺需求，也可以将覆盖伪栅结构的顶部和侧壁的第一层间介质层全部去除。

参考图16，在互连沟槽510的部分深度区域中形成覆盖第一源漏掺杂层410的第一源漏互连层420，第一源漏互连层420还填充于第一互连通孔540中。

填充第一互连通孔540，使得第一源漏互连层420与第一预埋电源层140相接触，使得第一源漏互连层420与第一预埋电源层140电连接。

为此，本实施例中，第一源漏互连层420在纵向上贯穿第一预埋电源层140顶部的隔离层130。

参考图17，图17(a)为基于图16(a)的剖视图，图17(b)为基于图16(b)的剖视图，在第一源漏互连层420上形成隔绝层170，隔绝层170露出第二沟道层220的端部。

其中，第二沟道层220的端部指的是，第二沟道层220沿第一方向的端部。

隔绝层170用于隔绝第一源漏互连层420和后续形成于隔绝层170上的第二源漏掺杂层，还用于隔绝第一源漏互连层420和后续形成于隔绝层170上的第二源漏互连层。

隔绝层170露出第二沟道层220的端部，有利于后续形成与第二沟道层220的端部相接触的第二源漏掺杂层。

本实施例中，在互连沟槽510中形成第一源漏互连层420，相应的，在第一开口510露出的第一源漏互连层420顶部形成隔绝层170。

本实施例中，隔绝层170的材料包括SiN、SiON、SiOCN、SiOC或SiOCH。

SiN、SiON、SiOCN、SiOC或SiOCH具有较好的绝缘性，能够起到较好的隔绝效果。

具体地，在互连沟槽510露出的第一源漏互连层420顶部形成隔绝层170的步骤包括：形成覆盖互连沟槽510底部和侧壁、以及第一层间介质层500顶部的隔绝材料层(未示出)；去除位于互连沟槽510侧壁、以及第一层间介质层500顶部的隔绝材料层，保留位于互连沟槽510露出的第一源漏互连层420顶部的隔离材料层作为隔绝层170。

参考图18，图18(a)为基于图17(a)的剖视图，图18(b)为基于图17(b)的剖视图，形成隔绝层170后，后续形成第二源漏掺杂层之前，还包括：在互连沟槽510的剩余空间中形成第二层间介质层520。

第二层间介质层520用于相邻器件之间起到隔离作用，第二层间介质层520还用于为后续形成第二栅极结构、以及第二源漏互连层提供工艺基础。

第二层间介质层520的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

参考图19，图19(a)为基于图18(a)的剖视图，图19(b)为基于图18(b)的剖视图，在伪栅结构160两侧，去除位于第二预埋电源层150顶部、且高于第一源漏互连层420顶面的第一层间介质层500、以及与第一层间介质层500相接触的部分第二层间介质层520，露出第二沟道层220的端部。

在伪栅结构160两侧，去除位于第二预埋电源层150顶部、且高于第一源漏互连层420顶面的第一层间介质层500、以及与第一层间介质层500相接触的部分第二层间介质层520，形成开口590，为后续形成第二源漏掺杂层和第二源漏互连层提供空间位置，并且，开口590露出第二沟道层220的端部，为后续形成第二源漏掺杂层做准备。

本实施例中，采用各向异性的刻蚀工艺去除位于第二预埋电源层150顶部、且高于第一源漏互连层420顶面的第一层间介质层500、以及与第一层间介质层500相接触的部分第二层间介质层520。

各向异性的刻蚀工艺包括各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的图形传递，还能够通过控制工艺参数实现较大的刻蚀选择比，有利于在刻蚀过程中，减小对第二沟道层220的损伤。

本实施例中，开口590沿第二方向延伸，并延伸至第二预埋电源层150顶部上方，从而便于后续形成的第二源漏互连层能够沿纵向延伸至第二预埋电源层150顶部。

本实施例中，互连沟槽510沿第二方向延伸，并延伸至第一预埋电源层140顶部上方，开口590沿第二方向延伸，并延伸至第二预埋电源层150顶部上方，则本实施例中，能够采用同一张光罩形成互连沟槽510和开口590，节约了工艺成本。

参考图20，图20(a)为基于图19(a)的剖视图，图20(b)为基于图19(b)的剖视图，在伪栅结构160两侧的隔绝层170上形成第二源漏掺杂层610，第二源漏掺杂层610与位于伪栅结构160下方的第二沟道层220的端部相接触。

第二源漏掺杂层610用于作为第二晶体管的源区或漏区。

在开口590中，第二源漏掺杂层610以第二沟道层220作为外延生长基础进行外延生长，因此，本实施例中，形成第二源漏掺杂层610的步骤中，第二源漏掺杂层610与第二沟道层220的端部相接触。

第二源漏掺杂层610的掺杂类型与相对应的晶体管的沟道导电类型相同，具体地，第二晶体管为PMOS晶体管，第二源漏掺杂层610内的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。

本实施例中，在开口590中，在剩余第二层间介质层520和第一层间介质层500露出的隔绝层170上，形成凸立于隔绝层170上的第二源漏掺杂层610。

结合参考图21和图22，图21和图22为基于图20(a)的剖视图，在第二源漏掺杂层610最靠近第二预埋电源层150的侧壁形成保护墙330。

保护墙330形成于第二源漏掺杂层420最靠近第二预埋电源层150的侧壁，则第二源漏互连层620与第二预埋电源层150电连接时，第二源漏互连层620从保护墙330的外侧向下延伸，从而增加了第二源漏互连层620向下延伸的部分与第一源漏掺杂层410或第一源漏互连层420的距离，减小形成第二源漏互连层620时，第二源漏互连层620因与第一源漏掺杂层410或第一源漏互连层420距离过近而发生接触的概率，从而降低第二源漏互连层620与第一源漏掺杂层410或第一源漏互连层420发生短接的概率，进而保障半导体结构的工作性能。

相应的，在其他实施例中，第二源漏互连层与第一预埋电源层电连接，则保护墙形成于叠层结构中最靠近第一预埋电源层的侧壁。

本实施例中，保护墙330的材料为SiN。

SiN硬度较大，有利于较好地保持在第二源漏掺杂层610的侧壁。

需要说明的是，保护墙330沿第二方向的宽度不宜过大，也不宜过小。如果保护墙330沿第二方向的宽度过大，则后续形成的第二源漏互连层沿第二方向延伸的距离过大，容易造成半导体结构的整体体积过大，浪费了半导体结构的占用面积；如果保护墙330沿第二方向的宽度过小，则容易导致后续形成的第二源漏互连层沿第二方向延伸的距离过小，从而容易导致第二源漏互连层与第一源漏掺杂层410和第一源漏互连层420距离过近而发生接触，影响半导体结构的工作性能。为此，本实施例中，保护墙330沿第二方向的宽度为2nm至10nm。

具体地，参考图21，在第二源漏掺杂层610最靠近第二预埋电源层150的侧壁形成保护墙330的步骤包括：形成覆盖第二源漏掺杂层610顶部和侧壁、以及隔绝层170顶部的保护材料层320。

保护材料层320用于直接形成保护墙330。

本实施例中，保护材料层320还覆盖互连沟槽510露出的第一层间介质层500和第二层间介质层520的侧壁和底部的顶部。

本实施例中，采用原子层沉积工艺形成保护材料层320。

采用原子层沉积工艺形成的保护材料层320的厚度均匀性好，且具有良好的台阶覆盖能力，使得保护材料层320能够很好的保形覆盖第二源漏掺杂层610顶部和侧壁、以及隔绝层170顶部。

相应的，本实施例中，保护材料层320的材料包括SiN。

参考图22，去除位于第二源漏掺杂层610顶部和隔绝层170顶部的保护材料层320，保留位于第二源漏掺杂层610侧壁的保护材料层320作为保护墙330。

相应的，本实施例中，还去除位于开口590底部的保护材料层320。

为此，本实施例中，保护墙330还形成于第二源漏掺杂层610的剩余侧壁。

本实施例中，保留形成于第二源漏掺杂层610的剩余侧壁的保护墙330，避免后续因再去除第二源漏掺杂层610的剩余侧壁的保护墙330，而对第二源漏掺杂层610造成损伤，而且再去除的较为困难，因此也避免增加工艺复杂度、以及造成不必要的工艺浪费。

本实施例中，采用各向异性的刻蚀工艺去除位于第二源漏掺杂层610顶部和隔绝层170顶部的保护材料层320。

各向异性的刻蚀工艺为各向异性的干法刻蚀工艺，通过选取各向异性的干法刻蚀工艺，有利于减小对第二源漏掺杂层610的损伤，同时，各向异性的干法刻蚀更具刻蚀方向性，有利于提高保护墙310的侧壁形貌质量和尺寸精度。

参考图23，图23(a)为基于图22的剖视图，图23(b)为基于图20(b)的剖视图，在伪栅结构160两侧形成覆盖第二源漏掺杂层610和保护墙330的第二源漏互连层620，第二源漏互连层620还从保护墙330侧部，在纵向上向相对应的第二预埋电源层150顶部延伸，并与第二预埋电源层150电连接。

第二源漏互连层620用于电连接第二预埋电源层150与第二源漏掺杂层610，从而通过第二预埋电源层150为第二源漏掺杂层610施加电压。

本实施例中，根据设计电路布局，第二源漏互连层620向相对应的第二预埋电源层150顶部延伸，并与第二预埋电源层150电连接。在其他实施例中，根据工艺需求，第二源漏互连层也可以向第一预埋电源层顶部延伸，并与第一预埋电源层电连接，相应的，保护墙位于第二源漏掺杂层中最靠近第一预埋电源层的侧壁，并向下延伸覆盖第一源漏掺杂层的侧壁。

本实施例中，保护墙310覆盖第二源漏掺杂层610的侧壁，因此，第二源漏互连层620相应覆盖保护墙310。

本实施例中，第二源漏互连层620的材料包括W或Co。

W或Co为金属材料，具有较好的导电性能，有利于使得第二源漏掺杂层610与第二预埋电源层150较好的电连接。

本实施例中，形成第二源漏互连层620的步骤包括：通过互连沟槽510，在第一源漏互连层410侧部形成贯穿第二预埋电源层150顶部的第一层间介质层500和基底100的第二互连通孔(未示出)；在互连沟槽510的剩余空间中形成覆盖第二源漏掺杂层610的第二源漏互连层620，第二源漏互连层620还填充于第二互连通孔中。

具体地，形成第二源漏互连层620的步骤包括：通过互连沟槽510形成第二层间介质层520；刻蚀第二层间介质层520和第一层间介质层500形成开口590。

第二预埋电源层150位于基底100中，则通过形成纵向延伸的第二互连通孔露出第二预埋电源层150，再填充第二互连通孔，使得第二源漏互连层620与第二预埋电源层150相接触，使得第二源漏互连层620与第二预埋电源层150电连接。

为此，本实施例中，第二源漏互连层620在纵向上贯穿第二预埋电源层150顶部的隔离层130和第一层间介质层500。

本实施例中，在形成第二互连通孔时，需要从保护墙330外侧沿纵向延伸，减小形成第二互连通孔时，因与第一源漏掺杂层410或第一源漏互连层420距离过近而露出第一源漏掺杂层410或第一源漏互连层420的概率，从而降低形成第二源漏互连层620时，与第一源漏掺杂层410或第一源漏互连层420发生短接的概率，进而保障半导体结构的工作性能。

本实施例中，采用各向异性的干法刻蚀工艺形成第二互连通孔。

本实施例中，采用各向异性的干法刻蚀工艺形成第二互连通孔，通过选取各向异性的干法刻蚀工艺，有利于减小对第二预埋电源层150的损伤，同时，各向异性的干法刻蚀更具刻蚀方向性，有利于使得第二互连通孔具有较好的形貌质量和尺寸精度。

参考图24，图24(a)为基于图23(a)的剖视图，图24(b)为基于图23(b)的剖视图，形成第二源漏互连层620之后，形成方法还包括：去除伪栅结构160，形成露出牺牲层230的栅极开口(图未示)。

栅极开口为后续形成第二栅极结构提供空间位置，同时为去除牺牲层230做准备。

本实施例中，通过栅极开口去除牺牲层230，形成由第一沟道层210和第二沟道层220围成的通槽(图未示)。

通槽为后续形成第一栅极结构提供空间位置。

本实施例中，通过栅极开口和通槽，形成横跨第一沟道层210的第一栅极结构710，第一栅极结构710覆盖第一沟道层210的顶部和侧壁；通过栅极开口，在第一栅极结构710上形成横跨第二沟道层220的第二栅极结构720，第二栅极结构720覆盖第二沟道层220的顶部和侧壁。

具体地，在栅极开口和通槽中填充横跨第一沟道层210的第一栅极结构材料层；刻蚀部分厚度的第一栅极结构材料层，露出第二沟道层220，保留剩余第一栅极结构材料层作为第一栅极结构710，第一栅极结构710的顶面低于第二沟道层220的底面；在第一栅极结构710上形成横跨第二沟道层220的第二栅极结构720。

第一栅极结构710用于控制第一晶体管的沟道的开启和关断，第二栅极结构720用于控制第二晶体管的沟道的开启和关断。

第一栅极结构710和第二栅极结构720均包括栅介质层(未示出)和位于栅介质层上的栅电极层(未示出)。

栅介质层用于隔离栅电极层与第一沟道层210、以及栅电极层与基底100，栅介质层还用于隔离栅电极层与第二沟道层220、以及栅电极层与第一栅极结构710。

栅介质层的材料包括HfO

需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和第一沟道层210之间，栅氧化层还位于高k栅介质层和第二沟道层220之间。具体地，栅氧化层的材料可以为氧化硅。

本实施例中，第一栅极结构710和第二栅极结构720为金属栅极结构，因此，栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

具体地，栅电极层包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。其中，功函数层用于调节晶体管的阈值电压，电极层用于将金属栅极结构的电性引出。

在另一些实施例中，栅电极层也可以仅包括功函数层。

在其他实施例中，根据工艺需求，第一栅极结构也可以为多晶硅栅结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。