具有混合接合垫的半导体结构

技术领域

本申请案主张美国第17/839,806及17/840,081号专利申请案的优先权(即优先权日为“2022年6月14日”)，其内容以全文引用的方式并入本文中。

本公开是关于一种半导体结构。特别是有关于一种具有一或多个混合接合垫的半导体结构。

背景技术

半导体元件对于许多现代应用来说是必不可少的。随着电子技术的进步，半导体元件的尺寸变得越来越小，同时具有更多的功能以及更多的集成电路。由于半导体元件的小型化，芯片上芯片技术现在被广泛用于制造半导体封装。

在一种方法中，堆叠至少两个芯片(或晶粒)以形成3D封装，以便包括更大量的集成电路。一堆叠封装可提供改善的安装密度以及安装面积利用效率。由于这些优点，已经加速堆叠封装技术的研究与开发。

半导体元件的制造也变得越来越复杂。一或多个半导体元件可与包括具有不同热特性的各种材料的多个集成组件进行组装。由于将不同材料的各种元件组合在一个封装中，因此增加半导体元件的制造操作的复杂性。因此，持续需要改善半导体元件的制造程序并解决上述复杂性。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体结构。该半导体结构包括一第一半导体基底、一第一导电垫以及一第一混合接合垫。该第一导电垫设置在该第一半导体基底上。该第一混合接合垫设置在该第一导电垫。该第一混合接合垫包括纳米双晶铜。该第一混合接合垫的一厚度小于该第一导电垫的一厚度。

本公开的另一实施例提供一种半导体结构。该半导体结构包括一第一半导体元件、一第一导电垫以及一第一纳米双晶铜垫。该第一导电垫，设置在该第一半导体元件上并电性连接到该第一半导体元件。该第一纳米双晶铜垫设置在该第一导电垫上。该第一纳米双晶铜垫的一厚度小于该第一导电垫的一厚度。

本公开的再另一实施例提供一种半导体结构的制备方法。该制备方法包括提供一第一半导体基底。该制备方法亦包括形成一第一导电垫在该第一半导体基底上。该制备方法还包括形成一第一混合接合垫在该第一导电垫上，其中该第一混合接合垫包括纳米双晶铜，且该第一混合接合垫的一厚度小于该第一导电垫的一厚度。

在该半导体结构中，包括纳米双晶铜的[111]晶面该等混合接合垫的该等接合表面的设计，由于铜原子沿[111]晶面的表面扩散明显快于沿[100]或[110]晶面的表面扩散，因此这种特定的[111]纳米双晶的晶面可增加铜原子跨经在该等混合接合垫之间的一接合界面的扩散速率，以便形成相对稳定的金属对金属接合在一混合接合结构中。因此，可减少接合时间，可降低混合接合制成的退火温度，可提高该混合接合结构的稳定性，据此提高接合强度。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

当结合图式考虑时，可借由参考详细描述以及权利要求权利要求来获得对本公开的更完整的理解，其中相同的元件编号在整个图式中表示类似的元件，并且：

图1是剖视示意图，例示本公开一些实施例的半导体结构。

图2是剖视示意图，例示本公开一些实施例的半导体结构。

图3是剖视示意图，例示本公开一些实施例的半导体结构。

图4是剖视示意图，例示本公开一些实施例的半导体结构。

图5A是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。

图5B是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。

图5C是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。

图5D是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。

图5E是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。

图5F是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。

图5G是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。

图5H是剖视示意图，例示本公开一些实施例的半导体结构的制备方法的一或多个阶段。

图6是流程示意图，例示本公开一些实施例的半导体结构的制备方法。

其中，附图标记说明如下：

1：半导体结构

2：半导体结构

3：半导体结构

4：半导体结构

10：制备方法

110：半导体基底

112：元件区

120：互连结构

121：连接线

122：介电层

123：连接通孔

130：导电垫

132：介电层

132A：介电层

132T：沟槽

140：混合接合垫

140a：上表面

142：介电层

142T：沟槽

144：虚拟垫

144a：上表面

144T：沟槽

210：半导体基底

212：元件区

220：互连结构

221：连接线

222：介电层

223：连接通孔

230：导电垫

232：介电层

232T：沟槽

240：混合接合垫

240a：上表面

242：介电层

242T：沟槽

244：虚拟垫

244a：上表面

244T：沟槽

S11：步骤

S12：步骤

S13：步骤

T1：厚度

T2：厚度

T3：厚度

T4：厚度

W1：剖面宽度

W2：剖面宽度

W3：剖面宽度

W4：剖面宽度

具体实施方式

现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中具有通常知识者都认为是通常会发生的。元件编号可在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。

应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可被称为第二装置、部件、区域、层或部分，而不背离本文所教示。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1是剖视示意图，例示本公开一些实施例的半导体结构1。半导体结构1包括一半导体基底110、一互连结构120、介电层132与142、一或多个导电垫130、一个或多个混合接合垫140、以及一或多个虚拟垫144。

举例来说，半导体基底110可包含或包括硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟镓或任何其他IV-IV族、III-V族或I-VI族半导体材料。

在一些实施例中，半导体基底110包括一元件区112，而元件区112包括一或多个半导体元件。在一些实施例中，一或多个半导体元件包括晶体管、电容器、电阻器、二极管或类似物。在一些实施例中，一或多个半导体元件可形成一加速处理单元(APU)、一中央处理单元(CPU)、一图形处理单元(GPU)、微处理器、专用集成电路(ASIC)、数字信号处理器(DSP)、存储器、动态随机存取存储器(DRAM)、NAND快闪存储器或类似物。

互连结构120可设置在半导体基底110上。在一些实施例中，互连结构120包括设置在多个介电层122中的多条连接线121以及多个连接通孔123。在一些实施例中，多条连接线121借由多个连接通孔123而电性连接。此外，上述元件区112可电性连接到互连结构120。多条连接线121以及多个连接通孔123可包括铝(Al)、铜(Cu)或钨(W)，但本公开并不以此为限。在一些实施例中，举例来说，例如氮化钛(TiN)或氮化钽(TaN)的一扩散阻障层(图未示)可设置在多个连接线/连接通孔121/123以及多个介电层122之间，但并不以此为限。举例来说，多个介电层122可为氧化硅(SiO

介电层132可设置在半导体基底110上。在一些实施例中，介电层132设置在互连结构120上。在一些实施例中，介电层132具有一个或多个沟槽132T。该等沟槽132T可为开口或穿孔。在一些实施例中，该等沟槽132T穿透介电层132以暴露互连结构120的一些部分。在一些实施例中，借由该等沟槽132T而暴露最上面的连接线121的一些部分。介电层132可包含或包括一介电材料，例如氧化硅(SiO

导电垫130可设置在半导体基底110上。导电垫130可称为导电通孔或导电柱。在一些实施例中，导电垫130设置在互连结构120上。在一些实施例中，导电垫130设置在半导体基底110的元件区112的一或多个半导体元件上并且电性连接到一或多个半导体元件。导电垫130可包括铝、铜、钨、钴或其组合。在一些实施例中，导电垫130包括铜。在一些实施例中，导电垫130包括纳米双晶铜。

在一些实施例中，导电垫130嵌入介电层132中。在一些实施例中，导电垫130的一上表面从介电层132而暴露。在一些实施例中，导电垫130设置在沟槽132T中并直接接触介电层132。在一些实施例中，互连结构120设置于导电垫130与半导体基底110之间。在一些实施例中，互连结构120将导电垫130电性连接到半导体基底110的元件区112的一或多个半导体元件。

在一些实施例中，导电垫130具有一厚度T1，而厚度T1等于或大于大约200nm。在一些实施例中，导电垫130的厚度T1为大约200nm到大约800nm、大约300nm到大约700nm、大约400nm到大约600nm或是大约500nm。在一些实施例中，导电垫130的上表面与介电层132的一上表面大致呈共面。在一些实施例中，介电层132具有一厚度，其与导电垫130的厚度T1大致上相同。

介电层142可设置在导电垫130上。在一些实施例中，介电层142设置在介电层132上。在一些实施例中，介电层142具有一或多个沟槽142T以及一或多个沟槽144T。沟槽142T与144T可为开口或穿孔。在一些实施例中，一或多个沟槽142T穿透介电层142以暴露一或多个导电垫130的一些部分。在一些实施例中，一或多个沟槽144T穿透介电层142以暴露介电层132的一些部分。介电层142可包含或包括一介电材料，例如氧化硅(SiO

混合接合垫140可设置导电垫130上。在一些实施例中，混合接合垫140电性连接到导电垫130。在一些实施例中，混合接合垫140直接接触导电垫130。在一些实施例中，混合接合垫140包括纳米双晶铜。混合接合垫140可称为一纳米双晶铜垫。

在一些实施例中，混合接合垫140嵌入介电层142中。在一些实施例中，混合接合垫140的一上表面140a(亦称为“一混合接合面”)是从介电层142而暴露。在一些实施例中，混合接合垫140设置在沟槽142T中并直接接触介电层142。在一些实施例中，导电垫130将混合接合垫140电性连接至互连结构120。

在一些实施例中，混合接合垫140具有一厚度T2，而厚度T2等于或小于大约100nm。在一些实施例中，混合接合垫140的厚度T2等于或小于大约80nm。在一些实施例中，混合接合垫140的厚度T2为大约20nm到大约100nm、大约30nm到大约70nm、大约40nm到大约60nm、或是大约50nm。在一些实施例中，混合接合垫140的厚度T2小于导电垫130的厚度T1。在一些实施例中，厚度T2与厚度T1的比率(T2/T1)等于或小于大约0.5、等于或小于大约0.3、等于或小于大约0.2、或是等于或小于大约0.1。在一些实施例中，混合接合垫140的上表面140a(或混合接合面)与介电层142的一上表面大致呈共面。在一些实施例中，介电层142具有一厚度，其与混合接合垫140的厚度T2大致上相同。

在一些实施例中，混合接合垫140的一尺寸可等于或大于导电垫130的一尺寸。举例来说，混合接合垫140的一剖面宽度可等于或大于导电垫130的一剖面宽度。在一些实施例中，混合接合垫140的一剖面宽度W2大致上等于导电垫130的一剖面宽度W1。

在一些实施例中，混合接合垫140的上表面140a(或混合接合面)包括一[111]晶面。在一些实施例中，混合接合垫140的上表面140a(或混合接合表面)包括纳米双晶铜的一[111]晶面。在一些实施例中，混合接合垫140的上表面140a(或混合接合面)的表面积的至少80％是纳米双晶铜的一[111]晶面。在一些实施例中，混合接合垫140的上表面140a(或混合接合面)的表面积的至少85％、90％、95％或98％是纳米双晶铜的[111]晶面。

虚拟垫144可设置在介电层132上。在一些实施例中，虚拟垫144直接接触介电层132。在一些实施例中，虚拟垫144与导电垫130为电性绝缘。在一些实施例中，虚拟垫144包括纳米双晶铜。

在一些实施例中，虚拟垫144嵌入介电层142中。在一些实施例中，虚拟垫144的一上表面144a(亦称为“混合接合面”)是从介电层142而暴露。在一些实施例中，虚拟垫144设置在沟槽144T中并直接接触介电层142。

在一些实施例中，虚拟垫144的厚度小于导电垫130的厚度T1。在一些实施例中，虚拟垫144具有一厚度，其与混合接合垫140的厚度T2大致上相同。在一些实施例中，虚拟垫144的上表面144a(或混合接合面)与介电层142的一上表面大致呈共面。在一些实施例中，介电层142具有一厚度，其与虚拟垫144的厚度大致上相同。

依据本公开的一些实施例，混合接合垫140的接合表面的设计包括纳米双晶铜的一[111]晶面，由于铜原子沿[111]晶面的表面扩散明显快于沿[100]或[110]晶面的表面扩散，所以这种特定的[111]纳米双晶铜的晶面可提高铜原子在一接合界面上的扩散速率，以便在一混合接合结构中形成相对稳定的金属对金属接合。因此，可减少接合时间，可降低混合接合制程的退火温度，可增加混合接合结构的稳定性，以及据此可相对应提高接合强度。

图2是剖视示意图，例示本公开一些实施例的半导体结构2。半导体结构2与图1所示的半导体结构1类似，不同之处如下。省略类似元件的描述。

在一些实施例中，半导体结构2包括半导体基底110与210、互连结构220、介电层132、142、232与242、一或多个导电垫130与230、一或多个混合接合垫140与240、以及一或多个虚拟垫144与244。

举例来说，半导体基底210可包含或包括硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟镓或任何其他IV-IV族、III-V族或I-VI族半导体材料。

在一些实施例中，半导体基底210包括一元件区212，而元件区212包括一或多个半导体元件。在一些实施例中，一或多个半导体元件包括晶体管、电容器、电阻器、二极管或类似物。在一些实施例中，一或多个半导体元件可形成一加速处理单元(APU)、一中央处理单元(CPU)、一图形处理单元(GPU)、微处理器、专用集成电路(ASIC)、数字信号处理器(DSP)、存储器、动态随机存取存储器(DRAM)、NAND快闪存储器或类似物。

互连结构220可设置在半导体基底210上。在一些实施例中，互连结构220包括设置在多个介电层222中的多条连接线221以及多个连接通孔223。在一些实施例中，多条连接线221借由多个连接通孔223而电性连接。此外，上述元件区212可电性连接到互连结构220。多条连接线221以及多个连接通孔223可包括铝(Al)、铜(Cu)或钨(W)，但本公开并不以此为限。在一些实施例中，举例来说，例如氮化钛(TiN)或氮化钽(TaN)的一扩散阻障层(图未示)可设置在多个连接线/连接通孔221/223以及多个介电层222之间，但并不以此为限。举例来说，多个介电层222可为氧化硅(SiO

介电层232可设置在半导体基底210上。在一些实施例中，介电层232设置在互连结构220上。在一些实施例中，介电层232具有一或多个沟槽232T。沟槽232T可为开口或穿孔。在一些实施例中，沟槽232T穿透介电层232以暴露互连结构220的一些部分。在一些实施例中，借由沟槽232T而暴露最上面的连接线221的一些部分。介电层232可包含或包括一介电材料，例如氧化硅(SiO

导电垫230可设置在半导体基底210上。导电垫230可称为导电通孔或导电柱。在一些实施例中，导电垫230设置在互连结构220上。在一些实施例中，导电垫230设置在半导体基底210的元件区212的一或多个半导体元件上并且电性连接到一或多个半导体元件。导电垫230可包括铝、铜、钨、钴或其组合。在一些实施例中，导电垫230包括铜。在一些实施例中，导电垫230包括纳米双晶铜。

在一些实施例中，导电垫230嵌入介电层232中。在一些实施例中，导电垫230的一上表面从介电层232而暴露。在一些实施例中，导电垫230设置在沟槽232T中并直接接触介电层232。在一些实施例中，互连结构220设置于导电垫230与半导体基底210之间。在一些实施例中，互连结构220将导电垫230电性连接到半导体基底210的元件区212的一或多个半导体元件。

在一些实施例中，导电垫230具有一厚度T3，而厚度T3等于或大于大约200nm。在一些实施例中，导电垫230的厚度T2为大约200nm到大约800nm、大约300nm到大约700nm、大约400nm到大约600nm或是大约500nm。在一些实施例中，导电垫230的上表面与介电层232的一上表面大致呈共面。在一些实施例中，介电层232具有一厚度，其与导电垫230的厚度T2大致上相同。

介电层242可设置在导电垫230上。在一些实施例中，介电层242设置在介电层232上。在一些实施例中，介电层242具有一或多个沟槽242T以及一或多个沟槽244T。沟槽242T与244T可为开口或穿孔。在一些实施例中，一或多个沟槽242T穿透介电层242以暴露一或多个导电垫230的一些部分。在一些实施例中，一或多个沟槽244T穿透介电层242以暴露介电层232的一些部分。介电层242可包含或包括一介电材料，例如氧化硅(SiO

混合接合垫240可设置导电垫230上。在一些实施例中，混合接合垫240电性连接到导电垫230。在一些实施例中，混合接合垫240直接接触导电垫230。在一些实施例中，混合接合垫240包括纳米双晶铜。混合接合垫240可称为一纳米双晶铜垫。

在一些实施例中，混合接合垫240嵌入介电层242中。在一些实施例中，混合接合垫240的一上表面240a(亦称为“一混合接合面”)是从介电层242而暴露。在一些实施例中，混合接合垫240设置在沟槽242T中并直接接触介电层242。在一些实施例中，导电垫230将混合接合垫240电性连接至互连结构220。

在一些实施例中，混合接合垫240具有一厚度T4，而厚度T4等于或小于大约100nm。在一些实施例中，混合接合垫240的厚度T4等于或小于大约80nm。在一些实施例中，混合接合垫240的厚度T4为大约20nm到大约100nm、大约30nm到大约70nm、大约40nm到大约60nm、或是大约50nm。在一些实施例中，混合接合垫240的厚度T4小于导电垫230的厚度T3。在一些实施例中，厚度T4与厚度T3的比率(T4/T3)等于或小于大约0.5、等于或小于大约0.3、等于或小于大约0.2、或是等于或小于大约0.1。在一些实施例中，混合接合垫240的上表面240a(或混合接合面)与介电层242的一上表面大致呈共面。在一些实施例中，介电层242具有一厚度，其与混合接合垫240的厚度T4大致上相同。

在一些实施例中，混合接合垫240的一尺寸可等于或大于导电垫230的一尺寸。举例来说，混合接合垫240的一剖面宽度可等于或大于导电垫230的一剖面宽度。在一些实施例中，混合接合垫240的一剖面宽度W4大致上等于导电垫230的一剖面宽度W3。

在一些实施例中，混合接合垫240的上表面240a(或混合接合面)包括一[111]晶面。在一些实施例中，混合接合垫240的上表面240a(或混合接合表面)包括纳米双晶铜的一[111]晶面。在一些实施例中，混合接合垫240的上表面240a(或混合接合面)的表面积的至少80％是纳米双晶铜的一[111]晶面。在一些实施例中，混合接合垫240的上表面240a(或混合接合面)的表面积的至少85％、90％、95％或98％是纳米双晶铜的[111]晶面。

虚拟垫244可设置在介电层232上。在一些实施例中，虚拟垫244直接接触介电层232。在一些实施例中，虚拟垫244与导电垫230为电性绝缘。在一些实施例中，虚拟垫244包括纳米双晶铜。

在一些实施例中，虚拟垫244嵌入介电层242中。在一些实施例中，虚拟垫244的一上表面244a(亦称为“混合接合面”)是从介电层242而暴露。在一些实施例中，虚拟垫244设置在沟槽244T中并直接接触介电层242。

在一些实施例中，虚拟垫244的厚度小于导电垫230的厚度T3。在一些实施例中，虚拟垫244具有一厚度，其与混合接合垫240的厚度T4大致上相同。在一些实施例中，虚拟垫244的上表面244a(或混合接合面)与介电层242的一上表面大致呈共面。在一些实施例中，介电层242具有一厚度，其与虚拟垫244的厚度大致上相同。

在一些实施例中，混合接合垫140(或纳米双晶铜垫)接合到混合接合垫240(或纳米双晶铜垫)。在一些实施例中，混合接合垫140的上表面140a(或混合接合面)接合到混合接合垫240的上表面240a(或混合接合面)。在一些实施例中，混合接合垫140(或纳米双晶铜垫)的上表面140a的[111]晶面接合到混合接合垫240的上表面240a的[111]晶面(或纳米双晶铜垫)。

在一些实施例中，虚拟垫144(或纳米双晶铜垫)接合到虚拟垫244(或纳米双晶铜垫)。在一些实施例中，虚拟垫144的上表面144a(或混合接合面)接合到虚拟垫244的上表面244a(或混合接合面)。在一些实施例中，虚拟垫144(或纳米双晶铜垫)的上表面144a的[111]晶面接合到虚拟垫244(或纳米双晶铜垫)的上表面244a的[111]晶面(或纳米双晶铜垫)。

在一些实施例中，介电层142接合到介电层242。在一些实施例中，混合接合垫140、240以及介电层142、242形成一混合接合结构，而混合接合结构将半导体基底110接合到半导体基底210。在一些实施例中，混合接合垫140与240、虚拟垫144与244以及介电层142与242形成将半导体基底110接合到半导体基底210的一混合接合结构。

依据本公开的一些实施例，混合接合垫140与240的接合表面的设计包括纳米双晶铜的一[111]晶面，由于铜原子沿[111]晶面的表面扩散明显快于沿[100]或[110]晶面的表面扩散，所以这种特定的[111]纳米双晶铜的晶面可提高铜原子在跨经混合接合垫140与240之间的一接合界面上的扩散速率，以便在一混合接合结构中形成相对稳定的金属对金属接合。因此，可减少接合时间，可降低混合接合制程的退火温度，可增加混合接合结构的稳定性，以及据此可相对应提高接合强度。

图3是剖视示意图，例示本公开一些实施例的半导体结构3。半导体结构3与图1所示的半导体结构1类似，不同之处如下。省略类似元件的描述。

在一些实施例中，混合接合垫140的一尺寸可大于导电垫130的一尺寸。在一些实施例中，混合接合垫140的一剖面宽度W2大于导电垫130的一剖面宽度W1。

根据本公开的一些实施例，由于混合接合垫140的尺寸设计大于导电垫130的尺寸，所以可扩大混合结合结构内的接触通孔的尺寸。因此，可降低电阻，提高电性效能。

图4是剖视示意图，例示本公开一些实施例的半导体结构4。半导体结构4与图3所示的半导体结构3类似，不同之处如下。省略类似元件的描述。

在一些实施例中，混合接合垫240的一尺寸可大于导电垫230的一尺寸。在一些实施例中，混合接合垫240的一剖面宽度W4大于导电垫230的一剖面宽度W3。

根据本公开的一些实施例，由于混合接合垫140的尺寸设计大于导电垫130的尺寸且混合接合垫240的尺寸大于导电垫230的尺寸，所以可扩大混合结合结构内的接触通孔的尺寸。因此，可降低电阻，提高电性效能。

图5A至图5H显示依据本公开一些实施例的制造半导体结构4的方法的各个阶段。

请参考图5A，可提供一半导体基底110，以及一互连结构120可形成在半导体基底110上。在一些实施例中，半导体基底110包括一元件区112，而元件区112包括一或多个半导体元件。在一些实施例中，互连结构120包括设置在多个介电层122中的多条连接线121以及多个连接通孔123。

请参考图5B，一介电层132A可形成在半导体基底110上。在一些实施例中，介电层132A借由沉积而形成在互连结构120上。介电层132A可包含或包括一介电材料，例如氧化硅(SiO

请参考图5C，一或多个沟槽132T可形成在介电层132中。在一些实施例中，沟槽132T的制作技术包含形成一图案化光阻在介电层132A上，蚀刻介电层132A以移除介电层132A借由图案化光阻而暴露的一些部分以形成具有沟槽132T的介电层132，以及移除图案化光阻。

请参考图5D，一或多个导电垫130可形成在半导体基底110上。在一些实施例中，一或多个导电垫130形成在互连结构120上。在一些实施例中，一导电材料沉积在沟槽132T中，并可执行例如化学机械研磨(CMP)的平坦化制程以移除导电材料的一部分以及可选地移除介电层132的一部分。在一些实施例中，导电材料可借由电化学沉积(ECD)而沉积在沟槽132T中。导电材料可包括铜。在一些实施例中，导电垫130的一厚度T1与沟槽132T的一深度大致相同。

请参考图5E，介电层142A可形成在介电层132与导电垫130上。在一些实施例中，介电层142A的制作技术包含沉积。介电层142A可包含或包括一介电材料，例如氧化硅(SiO

请参考图5F，一或多个沟槽142T可形成在介电层132中。在一些实施例中，沟槽142T穿透介电层142以暴露导电垫130。在一些实施例中，沟槽142T的一深度小于沟槽132T的一深度。在一些实施例中，沟槽142T的制作技术包含形成一图案化光阻在介电层142A上，蚀刻介电层142A以移除由图案化光阻所暴露的介电层142A的一些部分而形成具有沟槽142T的介电层142，以及移除图案化光阻。

请参考图5G，一个或多个混合接合垫140可形成在导电垫130上。在一些实施例中，一或多个虚拟垫144形成在介电层132上。在一些实施例中，一导电材料沉积在沟槽142T与144T中，并可执行例如化学机械研磨(CMP)的平坦化制程以移除导电材料的一部分以及可选地移除介电层142的一部分。在一些实施例中，可借由例如物理气相沉积(PVD)或电化学沉积(ECD)的沉积而将导电材料沉积在沟槽142T与144T中。混合接合垫140以及虚拟垫144可包括纳米双晶铜。在一些实施例中，混合接合垫140的一厚度T2与沟槽142T的一深度大致相同。在一些实施例中，虚拟垫144的一厚度与沟槽142T的一深度大致相同。如此，即形成半导体结构3。

在一些实施例中，混合接合垫140的厚度T2小于导电垫130的厚度T1。在一些实施例中，混合接合垫140的一混合接合面(意即上表面140a)包括一[111]晶面。在一些实施例中，接合垫140的制作技术可包含形成一纳米双晶铜在沟槽142T中。在一些实施例中，混合接合垫140的混合接合面(意即上表面140a)的表面积的至少80％是一[111]晶面。

参考图5H，可执行类似于图5A到图5G中所示的该等操作以提供半导体机底210，形成一或多个导电垫230在半导体基底210上，以及形成一或多个混合接合垫240在导电垫230上。在一些实施例中，混合接合垫240包括纳米双晶铜。

接下来，仍请参考图5H，可借由将混合接合垫140接合到混合接合垫240以将半导体基底110连接到半导体基底210。在一些实施例中，混合接合垫240的一混合接合面(意即上表面240a)包括一[111]晶面，以及混合接合垫240的一厚度T4小于导电垫230的一厚度T3。在一些实施例中，介电层142还接合到介电层242以将半导体基底110连接到半导体基底210。在一些实施例中，虚拟垫144还接合到虚拟垫244以将半导体基底110连接到半导体基底210。在一些实施例中，接合是借由退火制程所执行。退火制程的温度可大约150℃到大约350℃、大约150℃到大约50℃或是大约200℃。

在一些实施例中，混合接合垫140与240以及介电层142与242形成将半导体基底110连接或组装到半导体基底210的一混合接合结构。在一些实施例中，混合接合垫140与240、虚拟垫144与244以及介电层142与242形成将半导体基底110连接或组装到半导体基底210的一混合接合结构。如此，形成半导体结构4。

根据本公开的一些实施例，借由接合混合接合垫140与240的[111]纳米双晶面，由于铜原子沿[111]晶面的表面扩散明显快于沿[100]或[110]晶面的表面扩散，因此这种特定的[111]纳米双晶面可增加铜原子跨经接合界面的扩散速率以形成相对稳定的金属对金属接合。因此，可减少接合时间，可降低混合接合制程的退火温度，可增加混合接合结构的稳定性，据此提高接合强度。

此外，依据本公开的一些实施例，借由虚拟垫144及/或244的配置，可减轻或防止由CMP制程所引起的凹陷效应。因此，可减少平坦化结构的翘曲，混合接合表面(意即虚拟垫144与244、混合接合垫140与240以及介电层142与242的上表面)可相对平坦化，借此可增加所形成的混合接合结构的强度与稳定性。

此外，较佳地，虽然纳米双晶铜层的一[111]纳米双晶面朝向垂直于纳米双晶铜层的沉积表面的一方向，但形成在一倾斜表面上的纳米双晶铜层会具有一[111]纳米双晶面朝向一倾斜方向而不是垂直向上(即接合方向)。因此，当一纳米双晶铜层形成在具有倾斜侧面的相对较深的沟槽或凹槽中时，纳米双晶铜层可一上表面，而上表面具有一相对较小部分的一[111]纳米双晶面。相比之下，依据本公开的一些实施例，利用用于形成混合接合垫140/240的沟槽142T及/或242T的设计具有一相对较小的深度，混合接合垫140/240的沉积表面具有一相对小的倾斜部分。因此，所形成的混合接合垫140/240的混合接合表面可具有一相对较大的部分是纳米双晶铜的[111]晶面。因此，可进一步减少混合接合工制程的退火时间与退火温度，可进一步提高混化接合结构的稳定性，据此进一步提高接合强度。

此外，依据本公开的一些实施例，具有用于形成混合接合垫140/240的沟槽142T及/或242T的设计具有一相对较小的深度以获得作为纳米双晶铜的[111]晶面的接合表面的一相对较大部分，沉积技术的选择增加且灵活。举例来说，可以省略一晶种层，及/或可使用各种沉积技术将纳米双晶铜沉积在相对浅的沟槽中。因此，简化制造程序且亦更加灵活。

图6是流程示意图，例示本公开一些实施例的半导体结构的制备方法10。

制备方法10以步骤S11开始，其为提供一第一半导体基底。

制备方法10以步骤S12继续，其中一第一导电垫形成在该第一半导体基底上。

制备方法10以步骤S13继续，其中一第一混合接合垫形成在该第一导电垫上。在一些实施例中，该第一混合接合垫包括纳米双晶铜，并且该第一混合接合垫的一厚度小于该第一导电垫的一厚度。

制备方法10仅是一例子，并且不意旨在将本公开限制在权利要求权利要求中明确记载的范围之外。可在制备方法10的每一个步骤之前、期间或之后提供附加步骤，并且对于该制备方法的其他实施例，可替换、移除或移动所描述的一些步骤。在一些实施例中，制备方法10可包括图6中未描述的其他步骤。在一些实施例中，制备方法10可包括图6中所描述的一或多个步骤。

本公开的一实施例提供一种半导体结构。该半导体结构包括一第一半导体基底、一第一导电垫以及一第一混合接合垫。该第一导电垫设置在该第一半导体基底上。该第一混合接合垫设置在该第一导电垫。该第一混合接合垫包括纳米双晶铜。该第一混合接合垫的一厚度小于该第一导电垫的一厚度。

本公开的另一实施例提供一种半导体结构。该半导体结构包括一第一半导体元件、一第一导电垫以及一第一纳米双晶铜垫。该第一导电垫，设置在该第一半导体元件上并电性连接到该第一半导体元件。该第一纳米双晶铜垫设置在该第一导电垫上。该第一纳米双晶铜垫的一厚度小于该第一导电垫的一厚度。

本公开的再另一实施例提供一种半导体结构的制备方法。该制备方法包括提供一第一半导体基底。该制备方法亦包括形成一第一导电垫在该第一半导体基底上。该制备方法还包括形成一第一混合接合垫在该第一导电垫上，其中该第一混合接合垫包括纳米双晶铜，且该第一混合接合垫的一厚度小于该第一导电垫的一厚度。

在该半导体结构中，包括纳米双晶铜的[111]晶面该等混合接合垫的该等接合表面的设计，由于铜原子沿[111]晶面的表面扩散明显快于沿[100]或[110]晶面的表面扩散，因此这种特定的[111]纳米双晶的晶面可增加铜原子跨经在该等混合接合垫之间的一接合界面的扩散速率，以便形成相对稳定的金属对金属接合在一混合接合结构中。因此，可减少接合时间，可降低混合接合制成的退火温度，可提高该混合接合结构的稳定性，据此提高接合强度。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可依据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。