半导体结构的形成方法

技术领域

本揭露是有关于一种半导体结构的形成方法，且特别是有关于半导体结构的主动区的形成方法。

背景技术

为了增加动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置内的器件密度以及改善其整体表现，目前DRAM装置的制造技术持续朝向器件尺寸的微缩化而努力。

发明内容

本发明实施例提供半导体结构的形成方法。此方法包含形成多个条状图案于半导体衬底之上，以及形成图案化掩膜层于条状图案之上。图案化掩膜层包含：对应于条状图案的多个第一开口，第一开口在一第一方向上与垂直于第一方向的第二方向上排列成阵列，第一开口在第一方向上的第一节距小于在第二方向上的第二节距，且第一开口的至少一个在第一方向上的第一尺寸大于在第二方向上的第二尺寸。此方法还包含形成多个间隔物部分填充第一开口，移除图案化掩膜层以形成多个沟槽于间隔物之间，形成共形层覆盖间隔物且部分填充第一开口及沟槽，以及使用共形层与间隔物作为掩膜，刻蚀条状图案，从而截断条状图案为多个岛状图案。

本发明实施例提供半导体结构的形成方法。此方法包含形成多个第一条状图案于半导体衬底之上，形成硬掩膜层于第一条状图案之上，形成光刻胶材料于掩膜层之上，使用掩膜图案化光刻胶材料，使得掩膜的多个图案转移至光刻胶材料。掩膜的图案的至少一个包含主体部分、以及从主体部分的一侧突出的延伸部分，且图案化的光刻胶材料具有对应于第一条状图案的多个第一开口。此方法还包含形成多个间隔物沿着第一开口的侧壁，移除图案化的光刻胶材料，形成共形层于硬掩膜层之上且沿着间隔物，以及使用共形层与间隔物作为掩膜，依序刻蚀硬掩膜层、等第一条状图案、以及半导体衬底。

本发明实施例可改善所得到的半导体存储器装置的效能的均匀性，并且可提升半导体存储器装置的制造成品率。

附图说明

让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：

图1A、图2A、以及图4A至图9A是根据本发明的一些实施例，显示形成半导体结构在不同阶段的平面示意图。

图1B、图2B、以及图4B至图9B是根据本发明的一些实施例，显示形成半导体结构在不同阶段的剖面示意图。

图3A和图3B是根据本发明的一些实施例显示光刻工艺所使用的掩膜。

附图标号说明

102:半导体衬底

104:第一硬掩膜层

106:第一图案化掩膜层

106A:岛状图案

108:第二硬掩膜层

110:第三硬掩膜层

112:第四硬掩膜层

114:第五硬掩膜层

116:第六硬掩膜层

118:第二图案化掩膜层

130:间隔层

130H1,134H1:第一水平部分

130H2,134H2:第二水平部分

130V,134V:垂直部分

132:间隔物

134:共形层

136:第三图案化掩膜层

140:主动区

142,144,T1,T2,T3:沟槽

200,300:掩膜

202A,202B:图案

204:主体部分

206A,206B:延伸部分

A:第一方向

B:第二方向

C:第三方向

D:第四方向

D1,D2,D3,D4,D5,D6,D7,D8,D9:尺寸

O1,O2,O3,O4,O5:开口

Px_106,Py_106,Px_202,Py_202,Px_O1,Py_O1,Px_O3,Py_O3,Px_O4,Py_O4:节距

具体实施方式

图1A、图2A、以及图4A至图9A是根据本发明的一些实施例，显示形成半导体结构在不同阶段的平面示意图。为了简洁明确，这些平面示意图仅显示半导体结构的部分组件，半导体结构的其他组件可见于图1B、图2B、以及图4B至图9B的剖面示意图。

为了易于说明，图1A、图2A、以及图4A至图9A标示参考方向。方向A、B、C和D是水平方向。第一方向A平行于位线延伸的方向，且平行于核心图案所构成的阵列的列(row)方向。核心图案是在主动区的图案化工艺中所使用的掩膜图案。第二方向B平行于字线延伸的方向，且平行于核心图案所构成的阵列的行(column)方向。第一方向A大致上垂直于第二方向B。第三方向C平行于核心图案所构成的阵列的对角线方向，第三方向C与第二方向B之间夹一锐角。第四方向D平行于主动区延伸的方向。第四方向D与第二方向B之间夹一锐角，大于第三方向C与第二方向B之间的锐角。

图1A、图2A、以及图4A至图9A也标示参考剖面。剖面A-A’是平行第一方向A且通过一列核心图案的面。剖面B-B’是平行第二方向B且通过一行核心图案的面。剖面C-C’是平行第三方向C且通过位于阵列对角线上的核心图案的面。剖面D-D’平行第四方向D且通过主动区的面。图1B、图2B、以及图4B至图9B显示沿着图1A、图2A、以及图4A至图9A的剖面A-A、剖面B-B’、剖面C-C’和剖面D-D’撷取的半导体结构的剖面示意图。

提供半导体衬底102，如图1B所示。在一些实施例中，半导体衬底102是元素半导体衬底，例如硅衬底、或锗衬底；或化合物半导体衬底，例如碳化硅衬底、或砷化镓衬底。

形成第一硬掩膜层104于半导体衬底102之上，如图1B所示。在一些实施例中，第一硬掩膜层104由介电材料形成，例如氮氧化硅(SiON)、氧化硅(SiO)、氮化硅(SiN)。

形成第一图案化掩膜层106于第一硬掩膜层104之上，如图1A和图1B所示。第一图案化掩膜层106包含彼此大致等距地间隔开的多个条状图案，条状图案之间具有沟槽T1，沟槽T1暴露出第一硬掩膜层104。第一图案化掩膜层106的条状图案与沟槽T1在第四方向D上延伸。第一图案化掩膜层106的条状图案具有在第一方向A上的节距(pitch)Px_106、以及在第二方向B上的节距Py_106。节距Py_106可小于节距Px_106。如本文所述，节距指的是在特定方向上一个图案本身的尺寸与相邻图案之间的距离的总和。在一些实施例中，第一图案化掩膜层106由半导体材料形成，例如多晶硅(polysilicon)。

依序形成第二硬掩膜层108、第三硬掩膜层110、第四硬掩膜层112、第五硬掩膜层114、及第六硬掩膜层116于第一硬掩膜层104和第一图案化掩膜层106之上，如图1B所示。第二硬掩膜层108填充沟槽T1。在一些实施例中，第二硬掩膜层108和第四硬掩膜层112可由富碳(carbon-rich)材料形成，例如碳(carbon)，非晶碳(amorphous carbon)、旋转涂布碳(SOC)、旋涂硬掩膜(SOH)、有机介电层(ODL)。在一些实施例中，第三硬掩膜层110可由富硅材料形成，例如，富含硅抗反射层(Si-BARC)、氮氧化硅(SiON)。在一些实施例中，第五硬掩膜层114和第六硬掩膜层116是抗反射层，例如可由富含硅抗反射层(Si-BARC)、氮氧化硅(silicon oxynitride，SiON)形成。

形成第二图案化掩膜层118于第六硬掩膜层116之上，如图2A和图2B所示。第二图案化掩膜层118具有彼此隔开且暴露出第六硬掩膜层116的多个开口O1。第二图案化掩膜层118也可称为核心层，开口O1也可称为核心图案。第二图案化掩膜层118可以由光刻胶材料形成。举例而言，进行光刻工艺形成第二图案化掩膜层118，光刻工艺包含通过旋转涂布工艺形成光刻胶材料于第六硬掩膜层116上，并且通过使用掩膜将光刻胶材料曝光。

图3A是根据本发明的一些实施例显示用于形成第二图案化掩膜层118的光刻工艺的掩膜200。掩膜200具有图案202A。图案202A可以是透光区或是非透光区，取决于光刻工艺使用的是正光刻胶材料还是负光刻胶材料。图3A也显示光刻工艺期间图案202A与第一图案化掩膜层106的迭对关系。图案202A对准第一图案化掩膜层106的条状图案。图案202A在第一方向A和第二方向B上成阵列排列。图案202A具有在第一方向A上的节距Px_202、以及在第二方向B上的节距Py_202。节距Py_202大于节距Px_202。

图案202A具有主体部分204、以及延伸部分206A，延伸部分206A从主体部分204相对于第一方向A的两侧突出。主体部分204具有在第一方向A上的尺寸D1、以及在第二方向B上的尺寸D2。尺寸D1小于尺寸D2。延伸部分206A具有在第二方向B上的尺寸D3。尺寸D3小于尺寸D1和D2。延伸部分206A的尺寸D3小于光刻工艺的光学邻近效应校正(OPC)的极限值。例如，在使用193nm ArF光刻工艺的情况下，延伸部分206A的尺寸D3小于20nm。

图3B是根据本发明的另一些实施例显示用于形成图2A和图2B的第二图案化掩膜层118的光刻工艺的掩膜300。图4A的掩膜300与图3A的掩膜200差异在于，掩膜300的图案202B的延伸部分206B可以在第一方向A进一步延伸，直到相邻图案202B的延伸部分206B彼此连接。

在利用掩膜200或掩膜300对光刻胶材料曝光之后，可以对光刻胶材料进行显影，移除光刻胶材料曝光或未曝光部分，取决于光刻工艺使用的是正光刻胶材料还是负光刻胶材料。图案202A(或202B)转移致光刻胶材料以形成开口O1。在其他实施例中，第二图案化掩膜层118可以由硬掩膜层形成。例如，可以通过沉积工艺形成硬掩膜层，使用光刻工艺形成图案化光刻胶层于硬掩膜层之上，接着使用图案化光刻胶层对硬掩膜层进行刻蚀，以形成具有开口O1的第二图案化掩膜层118。

继续参考图2A和图2B，第二图案化掩膜层118的开口O1在第一方向A和第二方向B上成阵列排列，并且开口O1重迭第一图案化掩膜层106的条状图案。开口O1具有在第一方向A上的节距Px_O1、以及在第二方向B上的节距Py_O1。节距Py_O1大于节距Px_O1。节距Px_O1大致上等于条状图案的节距Px_106。节距Py_O1大于条状图案的节距Py_106，例如，节距Py_O1是节距Py_106的大约两倍。节距Px_O1对Py_O1的比值可以范围在约0.75至约0.95。

开口O1具有在第一方向A上的尺寸D4、以及在第二方向B上的尺寸D5。由于光刻工艺的掩膜图案202A(或202B)具有延伸部分206A(或206B)，所以尺寸D4形成为大于尺寸D5。开口O1具有似椭圆形的轮廓或眼状轮廓。尺寸D4对尺寸D5的比值可以范围在约1.1至约1.5。此外，在第一方向A上开口O1之间的距离小于在第二方向B上开口O1之间的距离。

对第二图案化掩膜层118进行修整工艺，以在第一方向A与第二方向B上扩大开口O1，如图4A和图4B所示。修整工艺可以是氧化工艺或刻蚀工艺。由于在第一方向A上尺寸的扩大使得相邻开口O1彼此连接，因此一列中的多个开口O1合并为一个沟槽T2。第二图案化掩膜层118被沟槽T2截断成彼此隔开且在第一方向A上延伸的多个条状图案。

形成间隔层130沿着第二图案化掩膜层118的侧壁和上表面、以及沿着第六硬掩膜层116的上表面，如图5A和图5B所示。间隔层130包含沿着第六硬掩膜层116上表面的第一水平部分130H1、沿着第二图案化掩膜层118上表面的第二水平部分130H2、以及沿着第二图案化掩膜层118侧壁的垂直部分130V。间隔层130的垂直部分130V部分填充沟槽T1，在沟槽T2较窄处(即相邻开口O1发生连接的位置)发生融合。因此，沟槽T2被间隔层130的垂直部分130V截断为多个开口O2。

在一些实施例中，间隔层130由介电材料形成，例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)。可使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、或其他适合技术，形成间隔层130。

对间隔层130进行刻蚀工艺，以移除间隔层130的第一水平部分130H1、以及第二水平部分130H2。在刻蚀工艺之后，间隔层130的垂直部分130V留下来，并且形成彼此隔开且在第一方向A上延伸的多个间隔物132。接着，进行刻蚀工艺移除第二图案化掩膜层118，从而形成彼此隔开且在第一方向A上延伸的多个沟槽T3，如图6A和图6B所示。

形成共形层(conformal layer)134沿着间隔物132的侧壁和上表面、以及沿着第六硬掩膜层116的上表面，如图7A和图7B所示。共形层134包含沿着第六硬掩膜层116上表面的第一水平部分134H1、沿着间隔物132上表面的第二水平部分134H2、以及沿着间隔物132的侧壁的垂直部分134V。共形层134也可称为第二间隔层。

共形层134的垂直部分134V部分填充开口O2和沟槽T3。缩小的开口O2标示为开口O3。共形层134的垂直部分134V在沟槽T3较窄处发生融合，因而一个沟槽T3被共形层134的垂直部分134V截断为一列中的多个开口O4。开口O3与开口O4重迭第一图案化掩膜层106的条状图案。开口O3可称为核心图案，而开口O4可称为间隙图案。共形层134与间隔物132共同作为第三图案化掩膜层136。具有核心图案和间隙图案的图案化掩膜层136配置为用于后续刻蚀工艺的掩膜。

在一些实施例中，共形层134由介电材料形成，例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)。可使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、或其他适合技术，形成共形层134。

在一些实施例中，开口O3在第一方向A和第二方向B上成阵列排列，开口O4在第一方向A和第二方向B上成阵列排列。开口O3与开口O4在第二方向B上交替排列并且错开。

开口O3具有在第一方向A上的节距Px_O3，以及在第二方向B上的节距Py_O3。节距Py_O3大于节距Px_O3。开口O4具有在第一方向A上的节距Px_O4，以及在第二方向B上的节距Py_O4。节距Py_O4可大于节距Px_O4。节距Px_O3大致上等于节距Px_O4，且节距Py_O3大致上等于节距Py_O4。节距Px_O3对Py_O3(或节距Px_O4对Py_O4)的比值可以范围在约0.75至约0.95。

开口O3具有在第一方向A上的尺寸D6、在第二方向B上的尺寸D7。开口O3的尺寸D6大于尺寸D7。由开口O1形成的开口O3也具有似椭圆形的轮廓或眼状轮廓。尺寸D6对尺寸D7的比值可以范围在约1.1至约1.5。开口O4具有在第一方向A上的尺寸D8、在第二方向B上的尺寸D9。开口O4的尺寸D8大于尺寸D9。开口O4是从四个开口O3之间的间隙处形成，因而具有似菱形的轮廓。尺寸D8对尺寸D9的比值可以范围在约1.1至约1.5。开口O3的尺寸D6大致上等于开口O4的尺寸D8，开口O3的尺寸D7大致上等于开口O4的尺寸D9。

根据本发明实施例，开口O1(图2A)在第二方向B上具有相对大的节距(Py_O1>Px_O1)，同时开口O1在第一方向A上具有相对大的尺寸(D4>D5)，因此位于间隙处的O4可形成为较大的尺寸(例如，与开口O3大致上相同的尺寸)。如果开口O1在第二方向B上具有相对大的尺寸(D4

使用第三图案化掩膜层136对图8A与图8B的半导体结构进行一或多道刻蚀工艺，以移除开口O3和O4正下方的第六硬掩膜层116、第五硬掩膜层114、第四硬掩膜层112、第三硬掩膜层110、第二硬掩膜层108、以及第一图案化掩膜层106，直到第一硬掩膜层104暴露出来，如图9A和图9B所示。刻蚀工艺将第三图案化掩膜层136的开口O3和O4转移至第一图案化掩膜层106，以形成开口O5。开口O5将第一图案化掩膜层106的条状图案截断为多个岛状图案106A。

由于开口O4具有与开口O3在第一方向A与第二方向B上大致上相同的尺寸，所以在对应于开口O4的位置处第一图案化掩膜层106得以被完全截断，并且第一图案化掩膜层106的开口O5具有一致的尺寸。如果前面图7A和图7B所述的开口O4具有比开口O3小的尺寸，开口O5可能会具有不一致的尺寸，甚至在对应于开口O4的位置处的第一图案化掩膜层106可能无法被截断。

使用岛状图案106A对图8A与图8B的半导体结构进行一或多道刻蚀工艺，以移除第一硬掩膜层104和半导体衬底102被沟槽T1和开口O5暴露出来的部分，如图9A和图9B所示。刻蚀工艺将岛状图案106A、沟槽T1和开口O5转移至半导体衬底102，以形成主动区140、沟槽142和沟槽144。

根据本发明实施例，由于第一图案化掩膜层104的开口O5具有一致的尺寸，所以与开口O5对应的沟槽144也具有一致的尺寸，这有助于使形成于主动区140内或上的晶体管具有一致的效能(例如，临界电压)。此外，也降低了因相邻主动区140发生连结而导致的短路问题，从而提升所制得的半导体存储器装置的制造成品率。

可形成额外组件于图9A和图9B的半导体结构之上，从而制得半导体存储器装置。举例而言，可形成延伸通过主动区140的埋入式字线、形成于主动区之上的位线、形成于位线之上的电容器结构、及/或其他适用组件。在一些实施例中，半导体存储器装置是动态随机存取存储器(DRAM)。

根据上述，本发明实施例的半导体结构的形成方法涉及自对准双图案化(self-aligned double pattern)技术。通过调整形成核心层(第二图案化掩膜层118)的光刻工艺的掩膜图案具有延伸部分206A或206B，核心层的核心图案(开口O1)在第二方向B具有较大节距，同时在第一方向A上可具有较大尺寸。如此，间隔层(第三图案化掩膜层136)的间隙图案(开口O4)与核心图案(开口O3)可形成为大致上相同的尺寸。因此，由间隙图案和核心图案所形成的沟槽144可以完全截断主动区140，并且沟槽144具有一致的尺寸，这可改善所得到的半导体存储器装置的效能的均匀性，并且可提升半导体存储器装置的制造成品率。