像素电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。

背景技术

主动发光型显示面板由于具有高亮度、高效率、宽色域等显著特点，使其在显示领域具有很好的应用前景，而随着显示面板的尺寸增大和/或刷新频率的提高，显示面板中的像素电路工作于每帧的时间也在随之缩短，进而对像素电路中驱动晶体管的阈值电压的补偿时间也随之缩短，因此，在更短的时间内，难以补偿驱动晶体管的源极电位至预设电位，这会影响补偿效果。

需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。

发明内容

本申请提供一种像素电路及显示面板，以缓解驱动晶体管的源极电位在每帧中被补偿的时间较短难以达到预设电位的技术问题。

第一方面，本申请提供一种像素电路，其包括驱动晶体管、存储电容、第一晶体管、第二晶体管以及发光器件，驱动晶体管的漏极与正电源线电性连接；存储电容的一端与驱动晶体管的第一栅极电性连接，存储电容的另一端与驱动晶体管的源极电性连接；第一晶体管的第一极与存储电容的一端电性连接，第一晶体管的第一栅极与第一晶体管的第二栅极、扫描线电性连接，第一晶体管的第二极与数据线电性连接，且第一晶体管为双沟道型薄膜晶体管；第二晶体管的第一极与驱动晶体管的源极电性连接，第二晶体管的第一栅极与初始控制线电性连接，第二晶体管的第二极与出书电压线电性连接；发光器件的阳极与驱动晶体管的源极电性连接，发光器件的阴极与负电源线电性连接。

在其中一些实施方式中，第二晶体管的第二栅极与第二晶体管的第一栅极电性连接，且第二晶体管为双沟道型薄膜晶体管。

在其中一些实施方式中，驱动晶体管的第二栅极与驱动晶体管的第一栅极电性连接，且驱动晶体管为双沟道型薄膜晶体管。

在其中一些实施方式中，像素电路还包括第三晶体管、第一电容以及发光器件，第三晶体管的第一极与正电源线电性连接，第三晶体管的第一栅极与第三晶体管的第二栅极、发光控制线电性连接，第三晶体管的第二极与驱动晶体管的漏极电性连接，且第三晶体管为双沟道型薄膜晶体管；第一电容的一端与驱动晶体管的源极电性连接，第一电容的另一端与第三晶体管的第一极电性连接。

在其中一些实施方式中，在像素电路的初始化阶段中，第一晶体管、第二晶体管均处于导通状态，数据信号具有第一电位、第二电位，第一电位小于第二电位，数据信号的电位在初始化阶段中为第一电位。

在其中一些实施方式中，在像素电路的补偿阶段中，第一晶体管处于导通状态，第二晶体管处于截止状态，数据信号的电位在补偿阶段中为第一电位。

在其中一些实施方式中，在像素电路的写入阶段中，第一晶体管处于导通状态，第二晶体管、第三晶体管以及驱动晶体管处于截止状态，数据信号的电位在写入阶段中为第二电位。

在其中一些实施方式中，在像素电路的发光阶段中，第三晶体管、驱动晶体管均处于导通状态，第一晶体管、第二晶体管均处于截止状态。

在其中一些实施方式中，补偿阶段的持续时长大于初始化阶段的持续时长或者写入阶段的持续时长。

在其中一些实施方式中，双沟道型薄膜晶体管的沟道材料至少包括金属氧化物。

第二方面，本申请提供一种显示面板，其包括上述至少一实施方式中的像素电路，至少一个像素电路阵列分布于显示面板的显示区。

本申请提供的像素电路及显示面板，通过配置第一晶体管为双栅双沟道型薄膜晶体管，提高了第一晶体管的迁移率，使得数据信号通过第一晶体管、存储电容对驱动晶体管的源极进行补偿时，可以在尽可能短的时间内以尽可能快的速度提高驱动晶体管的源极电位至预设电位.

又，通过配置第二晶体管为双栅双沟道型薄膜晶体管，提高了第二晶体管的迁移率，缩短了像素电路所需的初始化时间，可以将节省出来的初始化时间用于补偿驱动晶体管的源极电位，以增加对驱动晶体管的源极的补偿时间，能够进一步确保补偿过程可以提高驱动晶体管的源极电位至预设电位。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为相关技术中像素电路的结构示意图。

图2为图1所示像素电路的时序示意图。

图3为本申请实施例提供的像素电路的结构示意图。

图4为图3所示像素电路的时序示意图。

图5为图3所示像素电路工作于初始化阶段的状态示意图。

图6为图3所示像素电路工作于补偿阶段的状态示意图。

图7为图3所示像素电路工作于写入阶段的状态示意图。

图8为图3所示像素电路工作于发光阶段的状态示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图1所示的像素电路为2T1C结构，其包括发光器件D1、存储电容Cst、第一晶体管T3以及驱动晶体管T2，发光器件D1的阳极接入电源正信号VDD，发光器件D1的阴极与驱动晶体管T2的漏极电性连接，驱动晶体管T2的源极与存储电容Cst的一端电性连接并接入电源负信号VSS，驱动晶体管T2的栅极与存储电容Cst的另一端、第一晶体管T3的第一极电性连接，第一晶体管T3的栅极接入信号WR，第一晶体管T3的第二极接入数据信号Data。

上述像素电路中流经发光器件D1的发光电流ILED＝1/2K(V

图2所示为图1中像素电路的时序示意图，在一帧(Frame)中，信号WR的上升沿与数据信号Data的上升沿之间的时间差为t1，信号WR的下降沿与数据信号Data的下降沿之间的时间差为t1，而数据信号Data的脉冲持续时间t2＝1/f/row，其中，row为显示面板中像素电路或者像素的行数；f为显示面板的刷新频率。

可以理解的是，显示面板的尺寸(行数)增加或者刷新频率f的提高，数据信号Data的脉冲持续时间t2会随之减小，为了保证数据信号Data的充电时间，势必会压缩像素电路的补偿时间，导致驱动晶体管T2的源极难以在较短的时间内充电至预设电位，这样会影响驱动晶体管T2的阈值电压的可补偿漂移范围。

有鉴于此，本实施例提供了一种像素电路，请参阅图3至图8，该像素电路包括驱动晶体管T2、存储电容Cst、第一晶体管T3以及第二晶体管T1，驱动晶体管T2的漏极与正电源线电性连接；存储电容Cst的一端与驱动晶体管T2的第一栅极电性连接，存储电容Cst的另一端与驱动晶体管T2的源极电性连接；第一晶体管T3的第一极与存储电容Cst的一端电性连接，第一晶体管T3的第一栅极与第一晶体管T3的第二栅极、扫描线电性连接，第一晶体管T3的第二极与数据线电性连接，且第一晶体管T3为双沟道型薄膜晶体管；第二晶体管T1的第一极与驱动晶体管T2的源极电性连接，第二晶体管T1的第一栅极与初始控制线电性连接，第二晶体管T1的第二极与初始电压线电性连接；发光器件D1的阳极与驱动晶体管T2的源极电性连接，发光器件D1的阴极与负电源线电性连接。

可以理解的是，本实施例提供的像素电路，通过配置第一晶体管T3为双栅双沟道型薄膜晶体管，提高了第一晶体管T3的迁移率，使得数据信号Data通过第一晶体管T3、存储电容Cst对驱动晶体管T2的源极进行补偿时，可以在尽可能短的时间内以尽可能快的速度提高驱动晶体管T2的源极电位至预设电位。

其中，扫描线用于传输扫描信号SCAN。数据线用于传输数据信号Data。初始控制线用于传输初始控制信号Init。初始电压线用于传输初始电压信号Vini。正电源线用于传输电源正信号VDD。负电源线用于传输电源负信号VSS。

需要进行说明的是，第一极可以为源极/漏极中的一个，第二极可以为源极/漏极中的另一个。

在其中一个实施例中，第二晶体管T1的第二栅极与第二晶体管T1的第一栅极电性连接，且第二晶体管T1为双沟道型薄膜晶体管。

可以理解的是，本实施例提供的像素电路，通过配置第二晶体管T1为双栅双沟道型薄膜晶体管，提高了第二晶体管T1的迁移率，缩短了像素电路所需的初始化时间，可以将节省出来的初始化时间用于补偿驱动晶体管T2的源极电位，以增加对驱动晶体管T2的源极的补偿时间，能够进一步确保补偿过程可以提高驱动晶体管T2的源极电位至预设电位。

在其中一个实施例中，驱动晶体管T2的第二栅极与驱动晶体管T2的第一栅极电性连接，且驱动晶体管T2为双栅双沟道型薄膜晶管。

可以理解的是，在本实施例中，配置驱动晶体管T2为双栅双沟道型薄膜晶体管，可以提高驱动晶体管T2的迁移率，进而能够进一步提高该像素电路的动态性能。

在其中一个实施例中，像素电路还包括第三晶体管T4和第一电容C1，第三晶体管T4的第一极与正电源线电性连接，第三晶体管T4的第一栅极与第三晶体管T4的第二栅极、发光控制线电性连接，第三晶体管T4的第二极与驱动晶体管T2的漏极电性连接，且第三晶体管T4为双沟道型薄膜晶体管；第一电容C1的一端与驱动晶体管T2的源极电性连接，第一电容C1的另一端与第三晶体管T4的第一极电性连接。

其中，发光控制线用于传输发光控制信号EM1。

可以理解的是，在本实施例中，配置第三晶体管T4为双栅双沟道型薄膜晶体管，可以提高第三晶体管T4的迁移率，进而能够进一步提高该像素电路的动态性能，使得电源正信号VDD与电源负信号VSS之间的电流流通路径更加高效。

在其中一个实施例中，补偿阶段S12的持续时长大于初始化阶段S11的持续时长或者写入阶段S13的持续时长。

在其中一个实施例中，双沟道型薄膜晶体管的沟道材料至少包括金属氧化物。也就是说，上述的双沟道型薄膜晶体管同时也可以为金属氧化物薄膜晶体管，进一步地，还可以为铟镓锌氧化物薄膜晶体管。

需要进行说明的是，金属氧化物薄膜晶体管具有较好的关断性能，能够减弱或者阻止驱动晶体管T2的栅极发生漏电现象。

其中，第一晶体管T3、第二晶体管T1、第三晶体管T4以及驱动晶体管T2中的至少一个可以但不限于为N沟道型薄膜晶体管，其也可以为P沟道型薄膜晶体管。

发光器件D1可以为迷你发光二极管、微发光二极管、有机发光二极管以及量子点发光二极管中的任一种。

图3所示像素电路在一帧(1Frame)中的工作过程，如图4所示，具体包括以下几个阶段：

初始化阶段S11：如图4、图5所示，初始控制信号Init、扫描信号SCAN均为高电位，第二晶体管T1、第一晶体管T3处于导通状态；发光控制信号EM1、数据信号Data处于第一电位Vref，第三晶体管T4、驱动晶体管T2处于截止状态。数据信号Data的第一电位Vref经过第一晶体管T3复位驱动晶体管T2的栅极电位，同时，初始电压信号Vini经第二晶体管T1复位驱动晶体管T2的源极电位。

补偿阶段S12：如图4、图6所示，发光控制信号EM1、扫描信号SCAN均为高电位，第三晶体管T4、第一晶体管T3、驱动晶体管T2处于导通状态；初始控制信号Init、数据信号Data处于第一电位Vref，第二晶体管T1处于截止状态。数据信号Data的第一电位Vref经过第一晶体管T3对驱动晶体管T2的栅极进行充电，直至预设电位即Vref-Vth。

写入阶段S13：如图4、图7所示，扫描信号SCAN、数据信号Data均为高电位，第一晶体管T3处于导通状态；发光控制信号EM1、初始控制信号Init均为低电位，第二晶体管T1、第三晶体管T4以及驱动晶体管T2均处于截止状态。数据信号Data的第二电位Vdata经过第一晶体管T3对驱动晶体管T2的栅极进行充电。

发光阶段S14：如图4、图8所示，发光控制信号EM1为高电位，第三晶体管T4、驱动晶体管T2处于导通状态；扫描信号SCAN、数据信号Data、初始控制信号Init均为低电位，第一晶体管T3、第二晶体管T1均处于截止状态。发光器件D1开始发光，流经发光器件D1的发光电流ILED如下所示：

ILED＝1/2K(V

上述各阶段中关键节点的电位如下表所示：

其中，VG为节点G即驱动晶体管T2的栅极的电位；VS为节点S即驱动晶体管T2的源极的电位；VGS为节点G与节点S之间的压差；Vref为数据信号Data的第一电位；Vdata为数据信号Data的高电位或者第二电位；Vini在此表征为初始电压信号Vini的电位；Vth为驱动晶体管T2的阈值电压；Cst在此表征为存储电容Cst的电容值；C1在此表征为第一电容C1的电容值。

其中，由于在写入阶段S13中节点S的电位VS的变化是节点G的电位VG通过存储电容Cst、第一电容C1这两个电容的耦合作用引起的，因此，写入阶段S13中节点S的电位VS为补偿阶段S12中节点S的电位VS与在写入阶段S13中节点S的电位变化量即(Vdata-Vref)*Cst/(C1+Cst)之和。

在其中一个实施例中，本实施例提供一种显示面板，其包括上述至少一实施例中的像素电路，至少一个像素电路阵列分布于显示面板的显示区。

可以理解的是，本实施例提供的显示面板，通过配置第一晶体管T3为双栅双沟道型薄膜晶体管，提高了第一晶体管T3的迁移率，使得数据信号Data通过第一晶体管T3、存储电容Cst对驱动晶体管T2的源极进行补偿时，可以在尽可能短的时间内以尽可能快的速度提高驱动晶体管T2的源极电位至预设电位。

同时，通过配置第二晶体管T1为双栅双沟道型薄膜晶体管，提高了第二晶体管T1的迁移率，缩短了像素电路所需的初始化时间，可以将节省出来的初始化时间用于补偿驱动晶体管T2的源极电位，以增加对驱动晶体管T2的源极的补偿时间，能够进一步确保补偿过程可以提高驱动晶体管T2的源极电位至预设电位。

基于本申请的发明构思，上述像素电路可以应用于大尺寸和/或高刷新频率的显示面板，像素电路中的每颗晶体管均采用双栅双有源层结构，可以提升晶体管的迁移率，以保证在大尺寸和/或高刷新频率情况下，该内部补偿型的像素电路仍可以正常工作，同时也能够减小各像素电路中驱动晶体管T2之间的阈值电压差异，提高显示画面的一致性。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。