半导体结构的制作方法及半导体结构

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构的制作方法及半导体结构。

背景技术

半导体结构中的存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为只读存储器和随机存取存储器。存储器通常包括电容以及与电容连接的晶体管，电容用来存储代表存储信息的电荷，晶体管是控制电容的电荷流入和释放的开关。

随着存储器工艺节点的不断缩小，相邻电容之间的距离逐渐缩短，为避免相邻电容之间的信号干扰的问题，对电容和半导体结构的尺寸精度提出了更高的要求，如何解决这个问题已成为存储器工艺优化的重要方向。

发明内容

本发明实施例解决的技术问题为提供一种半导体结构的制作方法及半导体结构，有利于提高半导体结构的尺寸精度，从而有利于提高半导体结构的良率。

为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供衬底，所述衬底具有外围区和阵列区；在所述衬底上堆叠形成绝缘层和具有掩膜图形的掩膜层；以所述掩膜层为掩膜刻蚀所述绝缘层，以在所述阵列区形成贯穿所述绝缘层的接触孔，所述接触孔形成之后，保留所述掩膜层，在垂直于所述衬底表面的方向上，所述外围区的所述掩膜层与所述阵列区的所述掩膜层存在厚度差；形成第一材料层，所述第一材料层至少覆盖所述阵列区的所述掩膜层表面和所述接触孔表面；形成第二材料层，所述第二材料层位于所述第一材料层上；以所述第二材料层为掩膜，刻蚀部分所述掩膜层，以降低所述外围区的所述掩膜层与所述阵列区的所述掩膜层的厚度差；去除剩余的所述第二材料层、剩余的所述掩膜层和剩余的所述掩膜层上的所述第一材料层。

另外，所述第一材料层还覆盖所述外围区的所述掩膜层表面；以所述第二材料层为掩膜，刻蚀部分所述掩膜层的工艺步骤中，还包括刻蚀位于所述外围区的所述掩膜层上的所述第一材料层。

另外，形成所述第二材料层的工艺步骤包括：形成初始第二材料层，所述初始第二材料层覆盖所述第一材料层表面，且所述初始第二材料层顶表面高于所述第一材料层最高表面；去除部分所述初始第二材料层，以露出所述第一材料层最高表面，形成所述第二材料层。

另外，所述第二材料层仅覆盖所述阵列区的所述第一材料层。

另外，所述第二材料层为可流动式介质。

另外，所述可流动式介质包括光刻胶或者包含Si-H键、Si-N键及N-H键的电介质。

另外，形成所述第二材料层的方法包括化学气相沉积工艺或者旋转涂覆工艺。

另外，所述掩膜层的材料包括多晶硅。

另外，所述第一材料层为电容电极材料。

另外，去除剩余的所述第二材料层、剩余的所述掩膜层和剩余的所述掩膜层上的所述第一材料层的工艺步骤包括：刻蚀剩余的部分所述第二材料层，以露出剩余的所述掩膜层上的所述第一材料层；以剩余的所述第二材料层为掩膜，去除剩余的所述掩膜层和剩余的所述掩膜层上的所述第一材料层；去除剩余的所述第二材料层。

另外，去除部分所述第二材料层，以露出所述第一材料层最高表面的方法包括刻蚀或者化学机械研磨。

另外，形成所述绝缘层的工艺步骤包括：在所述衬底上形成介质层，在所述介质层上形成支撑层。

另外，形成所述介质层的工艺步骤包括：在所述衬底上依次堆叠形成第一稳定层、第一隔离层、第二稳定层和第二隔离层。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

上述技术方案中，在去除位于绝缘层上的掩膜层之前，就至少在位于阵列区的掩膜层表面和接触孔表面都形成第一材料层，用于后续做半导体结构中的电容下电极；然后在第一材料层上形成第二材料层，以第二材料层为掩膜刻蚀部分厚度的掩膜层，以降低外围区的掩膜层与阵列区的掩膜层之间的厚度差，在后续去除掩膜层和部分第一材料层以形成电容下电极的工艺中，在相同的刻蚀时间内，能在完全去除位于绝缘层顶部的掩膜层的前提下，避免对位于阵列区的绝缘层的刻蚀，避免绝缘层的尺寸精度降低导致后续形成的电容下电极的尺寸精度降低，从而避免相邻电容下电极之间的短路现象，从而有利于提高电容下电极的尺寸精度，以降低相邻电容下电极之间的信号干扰问题，并有利于提高半导体结构的良率。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。

图1至图5为一种半导体结构的制作方法各步骤对应的剖面结构示意图；

图6至图14为本发明第一实施例提供的一种半导体结构的制作方法各步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术中半导体结构的尺寸精度有待提高，半导体结构的良率有待提高。

图1至图5为一种半导体结构的制作方法各步骤对应的剖面结构示意图。

形成接触孔15的工艺步骤通常如图1至图2所示。

参考图1，提供衬底10，衬底10上具有外围区I和阵列区II。在衬底10上依次堆叠形成绝缘层11和具有掩膜图形的掩膜层14，此时在垂直于衬底10表面的方向上，位于外围区I的掩膜层12和位于阵列区II的掩膜层13的厚度相同。具体地，衬底10中具有位线、字线和电容接触窗等结构，在衬底10和部分绝缘层11之间还具有电连接层19，电连接层19位于绝缘层11和外围区I的衬底10之间，电连接层109还位于后续形成的电容下电极和阵列区II的衬底10之间。绝缘层11包括依次堆叠的第一稳定层1、第一隔离层2、第二稳定层3、第二隔离层4和支撑层5。

进一步地，形成具有掩膜图形的掩膜层14的工艺步骤包括：在绝缘层11上形成初始掩膜层，对初始掩膜层进行图案-干法刻蚀，从而形成具有掩膜图形的掩膜层14。

参考图2，采用第一刻蚀工艺，以掩膜层14作为掩膜刻蚀绝缘层11以形成接触孔15时，掩膜层14也会受到刻蚀损伤。由于具有许多接触孔15的阵列区II的掩膜层13上的图案的图形尺寸比外围区I的掩膜层12上的图案的图形尺寸小得多，即外围区I与阵列区II的掩膜层14上的图案的图形尺寸存在差异，则第一刻蚀工艺对位于阵列区II的掩膜层13的刻蚀速率较大，对位于外围区I的掩膜层12的刻蚀速率较小，则当形成接触孔15之后，阵列区II的掩膜层13被刻蚀的量大于外围区I的掩膜层12被刻蚀的量，使得外围区I的掩膜层12厚度大于阵列区II的膜层13的厚度。

形成电容下电极的工艺步骤通常如图3至图5所示。

参考图3，刻蚀去除位于绝缘层11上的掩膜层14(参考图2)。

由于外围区I的掩膜层12的厚度大于阵列区II的掩膜层13的厚度，因而在相同的刻蚀时间内，位于外围区I的绝缘层11上会有掩膜层12(参考图1)残留，形成凸点缺陷16，而且位于阵列区II的部分绝缘层11也会被刻蚀，使得在衬底10指向绝缘层11的方向III上，绝缘层11的宽度逐渐变窄，不利于保证绝缘层11的尺寸精度，因而影响后续形成的电容下电极的尺寸精度。

参考图4，形成保形覆盖的第一材料层17，第一材料层17位于接触孔15(参考图2)底部和侧壁，且还覆盖绝缘层11表面。由于凸点缺陷16的存在，使得位于外围区I的第一材料层17在凸点缺陷16处会凸起。

参考图5，在去除位于绝缘层11顶部的第一材料层17以形成电容下电极时，为去除外围区I的凸点缺陷16(参考图3)，会去除部分外围区I的绝缘层11，使得外围区I剩余的绝缘层11在与凸点缺陷16相对应的位置具有凸起。后续利用光刻工艺去去除部分绝缘层11以形成电容介质层和电容下电极等结构时，该凸起会导致光刻图案散焦，从而影响光刻工艺的刻蚀精度。

此外，位于阵列区II的绝缘层11包括多个被接触孔间隔开的长条状绝缘层19，由于在衬底10指向绝缘层11的方向III上，长条状绝缘层19的宽度逐渐变窄，则方向III上，位于同一条状绝缘层19的两个侧壁的电容下电极18之间的距离逐渐变小，容易引起相邻电容下电极18之间的短路现象。后续去除部分绝缘层11，在相邻电容下电极18之间形成间隙时，由于在衬底10指向绝缘层11的方向III上，位于同一条状绝缘层19的两个侧壁的电容下电极18之间的距离逐渐变小，则该间隙的顶部开口尺寸小于该间隙的底部开口尺寸，不便于后续向该间隙中填充材料。

为解决上述问题，本发明实施例提供一种半导体结构的制作方法，在去除位于绝缘层上的掩膜层之前，先在阵列区的掩膜层表面和接触孔表面形成第一材料层，然后在第一材料层上形成第二材料层，并以第二材料层为掩膜，刻蚀部分厚度外围区的掩膜层，使得剩余外围区的掩膜层顶部不高于阵列区的掩膜层上的第一材料层顶部，以降低剩余外围区的掩膜层和阵列区的掩膜层之间的厚度差，从而在后续去除掩膜层和部分第一材料层以形成电容下电极的工艺中，能在完全去除位于绝缘层顶部的掩膜层的前提下，避免对阵列区的绝缘层的刻蚀，避免绝缘层的尺寸精度降低导致后续形成的电容下电极的尺寸精度降低和相邻电容下电极之间的短路现象，从而有利于提高电容下电极的尺寸精度，以降低相邻电容下电极之间的信号干扰问题，并有利于提高半导体结构的良率。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图6至图14为本发明第一实施例提供的一种半导体结构的制作方法各步骤对应的剖面结构示意图。

参考图6，提供衬底100，衬底100具有外围区I和阵列区II；在衬底100上堆叠形成有绝缘层101和具有掩膜图形的掩膜层102，且位于外围区I的掩膜层102为第一掩膜层112，位于阵列区II的掩膜层102为第二掩膜层122，第一掩膜层112的顶部与第二掩膜层122的顶部齐平。

本实施例中，半导体结构可以为存储器，衬底100中具有位线、字线和电容接触窗等结构，外围区I位于阵列区II的周围，外围区I用于实现存储器的输入输出电路与其他电学元件的电性连接，阵列区II用于实现存储器中不同导电结构之间的电性连接。

具体地，形成绝缘层101的工艺步骤包括：在衬底100上形成介质层161，在介质层161上形成支撑层151。介质层161的材料包括氧化硅或者氮化硅，支撑层151的材料可以为氮化硅或碳氮化硅。

本实施例中，形成介质层161的工艺步骤包括：在衬底100上依次堆叠形成第一稳定层111、第一隔离层121、第二稳定层131和第二隔离层141，有利于后续形成深宽比较大的接触孔。在其他实施例中，介质层也可以为单层结构。

具体地，第一稳定层111和第二稳定层131的材料包括氮化硅或碳氮化硅，后续形成的电容下电极位于第二稳定层131和支撑层151的侧壁，第二稳定层131和支撑层151均可以对电容下电极起到支撑作用，以避免电容下电极发生倾斜或坍塌。本实施例中，第一稳定层111、第二稳定层131和支撑层151的材料相同，均为氮化硅。在其他实施例中，第一稳定层、第二稳定层和支撑层的材料可以不同。此外，由于后续需要去除部分区域的支撑层151，因此，为保证支撑层151能够起到对电容下电极的加固作用，支撑层151的厚度可以大于第一稳定层111的厚度和第二稳定层131的厚度。

后续为形成电容上电极、电容介质层等结构的过程中，第一隔离层121以和第二隔离层141会被去除，因此，可以采用易于被去除的材料作为第一隔离层121以及第二隔离层141的材料。第一隔离层121及第二隔离层141的材料可以为氧化硅。本实施例中，第一隔离层121及第二隔离层141的材料相同，在其他实施例中，第一隔离层及第二隔离层的材料可以不同。

本实施例中，第一隔离层121和第二隔离层141的材料相同，可以均为氧化硅。在其他实施例中，第一隔离层及第二隔离层的材料也可以不同。

本实施例中，在衬底100和部分绝缘层101之间还具有电连接层109，电连接层109位于绝缘层101和外围区I的衬底100之间，电连接层109还位于后续形成的电容下电极和阵列区II的衬底100之间。电连接层109的材料可以为多晶硅或者金属材料。

参考图7，以掩膜层102为掩膜刻蚀绝缘层101，以在阵列区II形成贯穿绝缘层101的接触孔103，接触孔103形成之后，保留掩膜层102，由于第一掩膜层112和第二掩膜层122上的图案的图形尺寸存在差异，则在垂直于衬底100表面的方向III上，第一掩膜层112和第二掩膜层122之间存在厚度差。具体地，第一掩膜层112顶部高于第二掩膜层122顶部。

本实施例中，掩膜层102的材料包括多晶硅，且在垂直于衬底100表面的方向上，第一掩膜层112和第二掩膜层122之间的厚度差可以为100～500nm。第一掩膜层112和第二掩膜层122之间的厚度差与形成的接触孔103的深宽比有关，在一个例子中，，第一掩膜层112和第二掩膜层122之间的厚度差为300nm。在其他实施例中，掩膜层的材料还可以是其他与绝缘层之间具有较高刻蚀选择比的材料。

参考图8，形成第一材料层104，第一材料层104至少覆盖第二掩膜层122表面和接触孔103(参考图7)表面，后续去除第一掩膜层112和第二掩膜层122时，也会将高于绝缘层101顶部的第一材料层104去除，则剩余的第一材料层可以作为电容下电极，在保证第一掩膜层112和第二掩膜层122均被完全去除，且不损伤绝缘层101的前提下，有利于提高形成的电容下电极的尺寸精度，从而提高半导体结构的良率。

本实施例中，第一材料层104还覆盖第一掩膜层112表面，在其他实施例中，第一材料层可以只位于第二掩膜层表面和接触孔表面。

具体地，第一材料层104可以通过沉积工艺形成，其中沉积工艺包括化学气相沉积或者原子层沉积。第一材料层104为电容电极材料，其中，电容电极材料包括氮化钛、钛、多晶硅或者钨等导电材料。

本实施例中，通过沉积工艺在第一掩膜层112和第二掩膜层122的表面均沉积第一材料层104，后续去除掩膜层102时，会将部分第一材料层104也同时去除以形成电容下电极，有利于在保证后续形成的电容下电极的尺寸精度满足要求的情况下，通过同步去除掩膜层102和部分第一材料层104来简化制备半导体结构的工艺步骤。

参考图10，形成第二材料层115，第二材料层115位于阵列区II的第一材料层104上，且阵列区II的第一材料层104围成多个通孔，第二材料层115填充满该多个通孔，第二材料层115的顶面低于外围区I的第一材料层104的顶面。在其他实施例中，第二材料层的顶面也可以与外围区的第一材料层的顶面齐平。

由于第二材料层115覆盖在阵列区II的第一材料层104表面，且填充满第一材料层104围成的多个通孔，在后续以第二材料层115掩膜刻蚀第一掩膜层112和外围区I的第一材料层1-4时，第二材料层115能对阵列区II的第一材料层104起到良好的保护作用，以保证后续形成的电容下电极的尺寸精度。

本实施例中，形成第二材料层115的工艺步骤包括：参考图9，形成初始第二材料层125，初始第二材料层125覆盖第一材料层104表面，且初始第二材料层125顶表面高于第一材料层104最高表面；参考图10，去除部分初始第二材料层125，以露出第一材料层104最高表面，形成第二材料层115。

本实施例中，第二材料层115为可流动式介质，由于可流动式介质具有较好的流动性和填充性，有利于第二材料层115均匀且没有间隙的覆盖第一材料层104表面，且填充满接触孔103，在后续去除掩膜层102和部分第一材料层104，以形成电容下电极时，填充满接触孔103的第二材料层115可以保护接触孔103底部的衬底100，使得衬底100不会与去除掩膜层102和部分第一材料层104时产生的残渣接触，从而提高了半导体结构的良率。

进一步地，可流动式介质包括光刻胶或者包含Si-H键、Si-N键及N-H键的电介质，形成第二材料层115的方法包括化学气相沉积工艺或者旋转涂覆工艺。

具体地，以第二材料层115为光刻胶进行举例说明。参考图9，形成初始第二材料层125的方法为：采用旋转涂覆工艺，在第一材料层104上涂覆光刻胶层，且光刻胶层的顶部高于第一材料层104最高表面。由于半导体结构的制备工艺中，半导体结构整体的尺寸较小，在外围区I的第一材料层104和阵列区II的第一材料层104的表面均涂覆光刻胶层，不用区分外围区I和阵列区II，同时由于工艺上操作更简便，有利于简化制备半导体结构的工艺步骤。

在其他实施例中，参考图10，也可以仅在阵列区II的第一材料层104的表面形成第二材料层115。具体地，可以仅在阵列区II的第一材料层104上涂覆光刻胶层，且光刻胶层的顶部低于阵列区II的第一材料层104顶部。

在其他实施例中，当第一掩膜层的表面没有形成第一材料层时，形成第二材料层的工艺步骤可以包括：在第一掩膜层表面和第一材料层表面均形成初始第二材料层；去除部分初始第二材料层至露出第一掩膜层，剩余的初始第二材料层为第二材料层。

本实施例中，去除部分初始第二材料层125，以露出第一材料层104最高表面的方法为刻蚀。具体地，可采用干法刻蚀工艺对部分初始第二材料层125进行刻蚀至露出第一材料层104最高表面，刻蚀气体包括氧气、氮气或者氢气。

在一个实施例中，以第一材料层104最高表面为刻蚀停止层，采用含氧的等离子体去除部分初始第二材料层125。因为初始第二材料层125的材料为光刻胶，含氧的等离子体可以与光刻胶快速反应，生成二氧化碳、一氧化碳和水，则采用含氧的等离子体与初始第二材料层125的反应迅速，可以较快地去除部分初始第二材料层125，提高了制备半导体结构的效率。

在其他实施例中，去除部分初始第二材料层以露出第一材料层最高表面的方法也可以为化学机械研磨。

参考图11，以第二材料层115为掩膜，刻蚀部分第一掩膜层112，以降低第一掩膜层112与第二掩膜层122的厚度差。具体地，使得剩余的第一掩膜层112的顶部a不高于位于第二掩膜层122上的第一材料层104的顶部b。

本实施例中，由于第一掩膜层112的顶部和侧壁也形成有第一材料层104，因而在以第二材料层115为掩膜刻蚀部分厚度的第一掩膜层112的工艺步骤中，还包括刻蚀位于第一掩膜层112上的第一材料层104。

本实施例中，刻蚀部分第一掩膜层112和位于第一掩膜层112上的第一材料层104的方法为干法刻蚀工艺。在一个例子中，第一掩膜层112的材料为多晶硅，第一材料层104的材料为氮化钛或者钛，同一干法刻蚀工艺对多晶硅的刻蚀速率和对氮化钛或者钛的刻蚀速率的差异较小，且不会损伤第一掩膜层112，则可以通过同一刻蚀工艺同时将部分第一掩膜层112和部分第一材料层104去除，有利于简化制备半导体结构的工艺步骤。具体地，可以采用含氯和/或含氟的等离子体刻蚀部分第一掩膜层112和部分第一材料层104。因为第一掩膜层112的材料为多晶硅，第一材料层104的材料为氮化钛或者钛，则第一掩膜层112和第一材料层104均易与含氯和/或含氟的等离子体发生反应，可以较快地去除部分第一掩膜层112和部分第一材料层104，有利于提高半导体结构的制备效率。在其他实施例中，刻蚀第一掩膜层和位于第一掩膜层上的第一材料层的方法也可以为湿法刻蚀工艺。

在其他实施例中，也可以以第二材料层为掩膜先刻蚀掉位于第一掩膜层上的第一材料层，然后再以第二材料层和剩余的第一材料层为掩膜刻蚀部分厚度的第一掩膜层，使得剩余的第一掩膜层的顶部不高于第二掩膜层上的第一材料层的顶部。

本实施例中，剩余的第一掩膜层112的顶部a不高于位于第二掩膜层122上的第一材料层104的顶部b。在一个例子中，剩余的第一掩膜层112的顶部a与第二掩膜层122的顶部齐平，有利于消除剩余的第一掩膜层112和第二掩膜层122之间的厚度差异，从而在后续去除掩膜层102和部分第一材料层104的工艺步骤中，使得第一掩膜层112、第二掩膜层122和高于绝缘层101顶部的第一材料层104能够同时被完全去除，避免部分第一掩膜层112残留在外围区I的绝缘层101上，以及避免位于阵列区II的部分绝缘层101被去除，则在衬底100指向绝缘层101的方向III上，避免绝缘层101的宽度逐渐变窄，有利于保证绝缘层101的尺寸精度，从而有利于保证位于绝缘层101侧壁的电容下电极的尺寸精度，避免相邻电容下电极之间的距离较近，从而降低相邻电容下电极之间发生短路现象的概率，降低相邻电容下电极之间的信号干扰问题，以提高半导体结构的良率。

需要说明的是，第一材料层104为薄层结构，则在后续去除第一掩膜层112、第二掩膜层122和高于绝缘层101顶部的第一材料层104的工艺步骤中，第一材料层104对刻蚀时间的影响很小，可以认为，在相同的刻蚀时间内，第一掩膜层112和第二掩膜层122被完全去除时，高于绝缘层101顶部的第一材料层104也被完全去除。

此外，由于后续形成的电容下电极的尺寸精度得到了提高，则后续去除第一隔离层121以及第二隔离层141以形成电容介质层和电容上电极等结构时，电容上电极和电容介质层依据尺寸精度较高的电容下电极成型，有利于提高形成的电容上电极和电容介质层的尺寸精度。

结合参考图11和图14，去除剩余的第二材料层115、剩余的掩膜层102和剩余的掩膜层102上的第一材料层104，以形成电容下电极114。

具体地，形成电容下电极114的工艺步骤包括：

参考图12，刻蚀剩余的部分第二材料层115，以露出位于第二掩膜层122顶部的第一材料层104。本实施例中，刻蚀该部分第二材料层115的刻蚀工艺与前述刻蚀部分初始第二材料层125的刻蚀工艺相同，位于第二掩膜层122顶部的第一材料层104为刻蚀停止层，采用含氧的等离子体去除剩余的部分第二材料层115。

需要说明的是，保留位于接触孔103(参考图7)中的第二材料层115，目的是便于后续以保留的第二材料层115为掩膜，去除保留的第二材料层115未遮蔽的第一掩膜层112、第二掩膜层122以及部分第一材料层104。

参考图13，以剩余的第二材料层115为掩膜，去除剩余的第一掩膜层112第二掩膜层122、剩余的第一掩膜层112上的第一材料层104和第二掩膜层122上的第一材料层104，以形成电容下电极114。本实施例中，也可采用干法刻蚀工艺去除剩余的第一掩膜层112、第二掩膜层122和部分第一材料层104。

参考图14，去除剩余的第二材料层115。本实施例中，采用第三刻蚀工艺去除剩余的第二材料层115，第三刻蚀工艺与前述刻蚀部分初始第二材料层125的刻蚀工艺相同。

本实施例中，在去除位于绝缘层101上的掩膜层102(参考图7)之前，至少在位于阵列区II的掩膜层102表面和接触孔103表面都形成第一材料层104，用于后续做半导体结构中的电容下电极114；然后在第一材料层104上形成第二材料层115，以第二材料层115为掩膜刻蚀部分厚度的掩膜层102，以降低外围区I的掩膜层与阵列区II的掩膜层102之间的厚度差，从而有利于形成如图14所示的半导体结构。

参考图14，由于位于外围区I的绝缘层101的顶部与位于阵列区II的绝缘层101的顶部齐平，且位于接触孔103侧壁的电容下电极114的顶部与绝缘层101的顶部齐平，因而后续利用光刻工艺在电容下电极114的顶部与绝缘层101的顶部形成其他结构时，避免由于绝缘层101自身顶部的不平或者绝缘层101顶部与电容下电极114顶部之间的高度差，导致光刻图案散焦，因而有利于提高后续光刻工艺的刻蚀精度和提高后续形成的其他结构的尺寸精度，从而有利于提高半导体结构的良率。

此外，位于相邻通孔103侧壁的电容下电极114之间相互平行，因而相邻电容下电极114之间的距离恒定，有利于降低相邻电容下电极114之间发生短路的概率，且后续去除部分绝缘层101，在相邻电容下电极114之间形成间隙时，间隙的顶部开口尺寸与间隙的底部开口尺寸可以保持一致，有利于后续向间隙中填充材料。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。