半导体器件的焊盘结构

技术领域

概括地说，本申请描述了涉及半导体存储器件的实施例。

背景技术

概括地说，半导体器件(例如，半导体芯片)通过各种输入/输出(I/O)焊盘结构与外部世界通信，例如，信号焊盘结构和电源/接地(P/G)焊盘结构等。在一些示例中，半导体芯片可以包括在衬底上方的电路顶部形成的多个金属层。一个或多个金属层用于形成焊盘结构，焊盘结构与衬底上方的电路导电耦合。焊盘结构可以形成以促进键合线的附接，该键合线可以将焊盘结构与外部组件导电耦合，所述外部组件例如电源、地、其它半导体芯片、印刷电路板(PCB)上的金属线等。

发明内容

本公开内容的方面提供了一种半导体器件。所述半导体器件包括面对面键合的第一管芯和第二管芯。第一管芯包括：在半导体部分中的在第一管芯的正面侧上形成的第一晶体管、和布置在半导体部分外部的绝缘部分中的至少一个接触结构。第二管芯包括衬底和在第二管芯的正面侧上形成的第二晶体管。此外，半导体器件包括布置在第一管芯的背面侧上的第一焊盘结构，并且第一焊盘结构与所述接触结构导电耦合。所述接触结构的端部从绝缘部分突出到第一焊盘结构中。此外，在一些实施例中，半导体器件包括布置在第一管芯的背面侧上并且与半导体部分导电连接的连接结构。

在实施例中，连接结构和半导体部分之间的界面在半导体部分上基本平坦。在一些示例中，半导体部分上的连接结构的底部表面和顶部表面具有大约相同的尺寸。

在一些实施例中，接触结构至少包括不同于第一焊盘结构中的第二金属材料的第一金属材料。在一个示例中，第一金属材料包括钨，并且第二金属材料包括铝。

在一些示例中，由于接触结构的端部的突出，第一焊盘结构的与绝缘部分相接的底部表面具有对应于接触结构的端部的凹陷部分。

在一些实施例中，第一管芯至少包括形成在半导体部分中的存储器单元阵列，第二管芯包括用于存储器单元阵列的外围电路。第一管芯上的接触结构经由键合结构电耦合到第二管芯上的输入/输出电路。

在一些实施例中，第一管芯包括电耦合到接触结构的输入/输出电路。

本公开内容的方面提供了用于加工半导体器件的方法。所述方法包括面对面键合第一管芯和第二管芯。第一管芯包括第一衬底、在第一管芯的正面侧的半导体部分中形成的第一晶体管、以及布置在半导体部分外部的绝缘部分中的接触结构。第二管芯包括第二衬底，在第二衬底的正面侧上形成有第二晶体管。此外，所述方法包括从第一管芯的背面侧去除第一衬底。去除第一衬底暴露了第一管芯背面侧上的接触结构的端部。然后，所述方法包括在第一管芯的背面侧上形成与接触结构导电连接的第一焊盘结构。接触结构的端部从第一焊盘结构内部的绝缘部分突出。

在一些实施例中，所述方法还包括在第一管芯的背面侧上形成与半导体部分导电连接的连接结构。在实施例中，去除第一衬底从第一管芯的背面侧暴露了半导体部分，并且所述方法包括沉积用于形成连接结构的层。所述层与半导体部分的界面在半导体部分上基本上是平坦的。在一些示例中，所述方法包括对层进行图案化以形成连接结构。半导体部分上的连接结构的底部表面和顶部表面具有大约相同的尺寸。

在一些实施例中，所述方法包括在至少包括第一金属材料的接触结构上沉积不同于第一金属材料的第二金属材料。第一焊盘结构至少包括第二金属材料。在示例中，第一金属材料可以是钨，并且第二金属材料可以是铝。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本公开内容的各方面。注意的是，根据业界中的标准实践，各种特征没有按比例绘制。事实上，为了论述的清楚，各种特征的尺寸可以任意增加或减少。

图1示出了根据本公开内容的一些实施例的半导体器件的截面图。

图2示出了概述形成半导体器件的过程的流程图。

图3-6示出了根据一些实施例的半导体器件在加工过程中的截面图。

具体实施方式

以下公开内容提供了许多不同的实施例或示例，用于实现所提供的主题的不同特征。为了简化本公开内容，下面描述组件和布置的具体示例。当然，这些仅仅是示例，而不旨在是限制性的。例如，在下面的描述中，对第一特征在第二特征上或上方的形成可以包括其中第一特征和第二特征直接接触来形成的实施例，并且还可以包括其中另外的特征可以形成在第一和第二特征之间以使得第一和第二特征可以不直接接触的实施例。此外，本公开内容可以在各种示例中重复参考数字和/或字母。这种重复是出于简单和清楚的目的，其本身并不决定所讨论的各种实施例和/或配置之间的关系。

此外，为了便于描述，本文可以使用空间相对术语，例如“下方”、“下面”、“下层”、“上面”、“上层”等来描述如图所示的一个元件或特征与另一个元件或特征的关系。空间上相关的术语旨在包括器件在使用或操作中的不同方向(除了图中所示的方位之外)。所述装置可以面向其它方向(旋转90度或在其它方向)，并且本文使用的空间上相关的描述符同样可以相应地解释。

本公开内容的各方面提供了用于形成用于具有面对面键合的两个管芯(例如，第一管芯和第二管芯)的半导体器件的焊盘结构的技术。焊盘结构形成在两个管芯中的一个管芯(例如第一管芯)的背面侧。用于形成焊盘结构的技术不需要从第一管芯的背面侧形成贯通硅接触(TSC)，并且简化了形成焊盘结构的工艺。在一些实施例中，电路元件形成在两个管芯的正面侧。另外地，从第一管芯的正面侧在第一管芯的绝缘部分中形成至少一个接触结构，并且该接触结构连接到输入/输出(I/O)电路。第一管芯背面侧上的焊盘结构中的一个焊盘结构，例如第一焊盘结构，是与接触结构导电耦合的，并且接触结构包括从绝缘部分向第一焊盘结构内部突出的端部。在一些示例中，第一管芯包括半导体部分，其中晶体管形成在半导体部分中。在一些实施例中，连接结构与焊盘结构一起形成，并且与半导体部分导电耦合。在示例中，在不从第一管芯的背面侧形成基于接触孔的接触的情况下，连接结构与半导体部分导电耦合。在一些示例中，焊盘结构和连接结构可以使用相同的金属层来形成。

根据本公开内容的一些方面，半导体器件可以是半导体存储器件，其中两个管芯中的一个管芯包括形成在正面侧上的存储单元阵列，并且被称为阵列管芯，而两个管芯中的另一个管芯包括形成在正面侧上的外围电路，并且被称为外围管芯。在一些示例中，外围电路使用互补金属氧化物半导体(CMOS)技术形成，并且外围管芯也被称为CMOS管芯。焊盘结构和连接结构可以形成在阵列管芯的背面上，或可以形成在外围管芯的背面上。

在一些实施例中，焊盘结构和连接结构形成在阵列管芯的背面侧上。阵列管芯包括形成在半导体部分中的存储单元阵列。然后，在示例中，与半导体部分导电耦合的连接结构可以被配置为提供用于存储单元阵列的阵列公共源(ACS)的连接。

根据本公开内容的一些方面，两个管芯(例如，阵列管芯和外围管芯)分别形成在两个晶圆上。在一些实施例中，分别形成包括阵列管芯的第一晶圆和包括外围管芯的第二晶圆。例如，可以加工第一晶圆以优化存储单元阵列的密度和性能，而不会由于外围电路而影响加工限制；并且可以制造第二晶圆以优化外围电路的性能，而不会由于存储单元阵列而妥协于加工限制。在一些实施例中，第一晶圆和第二晶圆可以使用晶圆对晶圆键合技术面对面地进行键合，因此第一晶圆上的阵列管芯分别与第二晶圆上的外围管芯相键合。然后，本公开内容中提供的技术可以用于在两个晶圆中的一个晶圆的背面侧上加工焊盘结构。

图1示出了根据本公开内容的一些实施例的半导体器件的截面图，例如半导体存储器件100。半导体存储器件100包括面对面键合的两个管芯。使用本公开内容中提供的技术在两个管芯中的一个管芯的背面侧上形成焊盘结构和连接结构。

具体地，在图1的示例中，半导体存储器件100包括面对面键合的阵列管芯102和CMOS管芯101。注意，在一些实施例中，半导体存储器件可以包括多个阵列管芯和一个CMOS管芯。多个阵列管芯和CMOS管芯可以堆叠并键合在一起。CMOS管芯分别耦合到多个阵列管芯，并且可以以类似的方式驱动相应的阵列管芯。

半导体器件100可以是任何合适的器件。在一些示例中，半导体器件100至少包括面对面键合的第一晶圆和第二晶圆。阵列管芯102与其它阵列管芯一起布置在第一晶圆上，并且CMOS管芯101与其它CMOS管芯一起布置在第二晶圆上。将第一晶圆和第二晶圆键合在一起，从而将第一晶圆上的阵列管芯与第二晶圆上的相应CMOS管芯相键合。在一些示例中，半导体器件100是至少阵列管芯102和CMOS管芯101键合在一起的半导体芯片。在示例中，半导体芯片由键合在一起的晶圆切割而成。在另一示例中，半导体器件100是半导体封装，其包括组装在封装衬底上的一个或多个半导体芯片。

阵列管芯102包括一个或多个半导体部分105以及在各半导体部分105之间的绝缘部分106。存储单元阵列可以形成在半导体部分105中，绝缘部分可以隔离半导体部分105并且为接触结构170提供空间。CMOS管芯101包括衬底104和形成在衬底104上的外围电路。为简单起见，(管芯或晶圆的)主表面被称为X-Y平面，垂直于主表面的方向被称为Z方向。

此外，在图1的示例中，连接结构121和焊盘结构122-123形成在两个管芯中的一个管芯(例如阵列管芯102)的背面侧。具体地，在图1的示例中，焊盘结构122-123在绝缘部分106上方，并且焊盘结构122-123中的每个焊盘结构可以与一个或多个接触结构170导电连接。在图1的示例中，连接结构121在半导体部分105的上方，并且导电连接到半导体部分105。在一些示例中，半导体部分105耦合到用于存储单元阵列的阵列公共源(ACS)，并且连接结构121布置在用于存储单元阵列的块的半导体部分105上。在一些示例中，连接结构121由相对低电阻率的金属层形成，并且当连接结构121覆盖半导体部分105的相对大的部分时，连接结构121可以以非常小的寄生电阻连接存储单元阵列的块的ACS。连接结构121可以包括被配置为用于ACS的焊盘结构的部分，以从外部源接收ACS信号。焊盘结构122-123和连接结构121由合适的金属材料制成，例如铝等，该金属材料可以促进键合线的附接。在一些示例中，焊盘结构122-123包括钛层126和铝层128，并且连接结构121包括硅化钛层127和铝层128。

注意的是，为了便于说明，没有示出半导体存储器件100的一些组件，例如钝化结构等，并且类似的组件也没有示出。

注意的是，阵列管芯102最初包括衬底和半导体部分105，并且绝缘部分106形成在衬底上。在形成焊盘结构122-123和连接结构121之前，去除衬底。

图2示出了根据本公开内容的一些实施例的概述了用于形成半导体存储器件(例如半导体存储器件100)的工艺200的流程图，并且图3-6示出了根据一些实施例的工艺期间半导体器件100的截面图。过程200从S201开始，并且前进到S210。

在S210处，第一管芯和第二管芯面对面地键合。第一管芯包括第一衬底，并且包括布置在正面侧的第一衬底上的半导体部分和绝缘部分。绝缘部分可以使半导体部分绝缘。第一管芯还包括从第一管芯的正面侧形成在半导体部分中的第一晶体管。此外，第一管芯包括布置在半导体部分外部的绝缘部分中的接触结构。绝缘部分还可以将接触结构彼此绝缘以及与半导体部分绝缘。第二管芯包括第二衬底，其中在第二管芯的正面侧上形成有第二晶体管。

在一些实施例中，第一管芯是阵列管芯，例如阵列管芯102，并且第二管芯是CMOS管芯，例如CMOS管芯101。在一些示例中，第一管芯可以是CMOS管芯，并且第二管芯可以是阵列管芯。

图3示出了在两个管芯的键合工艺之后的半导体存储器件100的截面图。半导体存储器件100包括面对面键合的阵列管芯102和CMOS管芯101。

在一些实施例中，阵列管芯102与第一晶圆上的其它阵列管芯一起加工，并且CMOS管芯101与第二晶圆上的其它CMOS管芯一起加工。在一些示例中，第一晶圆和第二晶圆是分开加工的。例如，使用在第一晶圆的正面侧上操作的工艺，在第一晶圆上形成存储单元阵列和I/O接触结构。此外，第一键合结构被形成在第一晶圆的正面侧上。类似地，使用在第二晶圆的正面侧上操作的工艺，在第二晶圆上形成外围电路，并且在第二晶圆的正面侧上形成第二键合结构。

在一些实施例中，第一晶圆和第二晶圆可以使用晶圆对晶圆键合技术面对面地进行键合。第一晶圆上的第一键合结构与第二晶圆上对应的第二键合结构相键合，从而第一晶圆上的阵列管芯分别与第二晶圆上的CMOS管芯相键合。

阵列管芯102包括衬底103。在衬底103上，形成一个或多个半导体部分105和绝缘部分106。绝缘部分106由绝缘材料形成，例如可以隔绝各半导体部分105的氧化硅等。此外，可以在半导体部分105中形成存储单元阵列，并且可以在绝缘部分106中形成接触结构。CMOS管芯101包括衬底104，并且包括形成在衬底104上的外围电路。

衬底103和衬底104分别可以是任何合适的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底103和衬底104可以分别包括半导体材料，例如，四族半导体、三-五族化合物半导体或二-六族氧化物半导体。第四族半导体可以包括SI、Ge、或SiGe。衬底103和衬底104可以分别是大块晶圆或外延层。在一些示例中，衬底由多个层形成。例如，如图3中所示，衬底103包括多个层，例如大块部分111、氧化硅层112和氮化硅层113。

在图3的示例中，存储单元阵列形成在阵列管芯102的衬底103上，并且外围电路形成在CMOS管芯101的衬底104上。阵列管芯102和CMOS管芯101面对面地布置(其上布置有电路的表面被称为正面，相反的表面被称为背面)，并且键合在一起。

在一些示例中，半导体部分105形成在衬底103上，并且三维(3D)NAND存储器单元串的块可以形成在半导体部分105中。半导体部分105与存储单元串的阵列公共源导电耦合。在一些示例中，存储单元阵列在核心区域115中形成为垂直存储单元串的阵列。除了核心区域115之外，阵列管芯102包括阶梯区域116和绝缘区域117。阶梯区域116用于促进连接到例如垂直存储单元串中的存储单元的栅极、选择晶体管的栅极等。垂直存储单元串中的存储单元的栅极对应于NAND存储结构的字线。绝缘区域117用于形成绝缘部分106。

在图3的示例中，垂直存储单元串180被示出作为形成在核心区域115中的垂直存储单元串阵列的表示。垂直存储单元串180形成在层的堆叠190中。层的堆叠190包括交替堆叠的栅极层195和绝缘层194。栅极层195和绝缘层194被配置为形成垂直堆叠的晶体管。在一些示例中，晶体管的堆叠包括存储单元和选择晶体管，例如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等。在一些示例中，晶体管的堆叠可以包括一个或多个虚拟选择晶体管。栅极层195对应于晶体管的栅极。栅极层195由栅极堆叠材料制成，例如高介电常数(high-k)栅极绝缘层、金属栅(MG)电极等。绝缘层194由绝缘材料制成，例如氮化硅、二氧化硅等。

根据本公开内容的一些方面，垂直存储单元串由垂直延伸(Z方向)到层的堆叠190中的通道结构181形成。通道结构181可以在X-Y平面中彼此分开布置。在一些实施例中，通道结构181以阵列的形式布置在栅极线切割结构(未示出)之间。栅极线切割结构用于促进在栅极最后的工艺中用栅极层195替换牺牲层。通道结构181的阵列可以具有任何合适的阵列形状，例如沿X方向和Y方向的矩阵阵列形状、沿X方向或Y方向的之字形阵列形状、蜂窝状(例如六边形)阵列形状等。在一些实施例中，每个通道结构在X-Y平面中具有圆形形状，在X-Z平面和Y-Z平面中具有柱状形状。在一些实施例中，栅极线切割结构之间的通道结构的数量和排列不受限制。

在一些实施例中，通道结构181具有在垂直于衬底103的主表面方向的Z方向上延伸的柱状形状。在一个实施例中，通道结构181由在X-Y平面中呈圆形的材料形成，并且在Z方向上延伸。例如，通道结构181包括功能层，例如阻隔缘层182(例如，氧化硅)、电荷存储层(例如，氮化硅)183、隧穿绝缘层184(例如，氧化硅)、半导体层185和绝缘层186，它们在X-Y平面中具有圆形形状，并且在Z方向上延伸。在示例中，阻挡绝缘层182(例如，氧化硅)形成在用于通道结构181的孔(进入层的堆叠190)的侧壁上，然后电荷存储层(例如，氮化硅)183、隧穿绝缘层184、半导体层185以及绝缘层186从侧壁顺序地进行堆叠。半导体层185可以是任何合适的半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或可以包括p型或n型掺杂剂。在一些示例中，半导体材料是未掺杂的本征硅材料。然而，由于缺陷，在一些示例中，本征硅材料可以具有大约10

根据本公开内容的一些方面，通道结构181和层的堆叠190一起形成存储单元串180。例如，半导体层185对应于用于存储单元串180中晶体管的通道部分，栅极层195对应于存储单元串180中晶体管的栅极。通常，晶体管具有控制通道的栅极，并且在通道的每一侧具有漏极和源极。为简单起见，在图3的示例中，图3中用于晶体管的通道的底部侧被称为漏极，而图3中用于晶体管的通道的上部侧被称为源极。注意的是，漏极和源极可以在某些驱动配置下切换。在图3的示例中，半导体层185对应于晶体管的连接通道。对于特定晶体管，在图3的示例中，特定晶体管的漏极与特定晶体管下方的下部晶体管的源极相连接，并且特定晶体管的源极与该特定晶体管上方的上部晶体管的漏极相连接。因此，存储单元串180中的晶体管是串联连接的。应注意的是，“上部”和“下部”专用于图3，其中，阵列管芯102颠倒布置。

存储单元串180包括存储单元晶体管(或称为存储单元)。基于对应于存储单元晶体管的浮栅的电荷存储层183的一部分中的载流子捕获，存储单元晶体管可以具有不同的阈值电压。例如，当大量空穴被捕获(存储)在存储单元晶体管的浮栅中时，存储单元晶体管的阈值电压低于预先定义的值，则存储单元晶体管处于对应于逻辑“1”的未编程状态(也称为擦除状态)。当空穴从浮栅排出时，存储单元晶体管的阈值电压高于预先定义的值，因此在一些示例中，存储单元晶体管处于对应于逻辑“0”的编程状态。

存储单元串180包括一个或多个顶部选择晶体管，顶部选择晶体管被配置为将存储单元串180中的存储单元耦合/解耦合到位线，并且包括一个或多个底部选择晶体管，底部选择晶体管被配置为将存储单元串180中的存储单元耦合/解耦合到ACS。

顶部选择晶体管由顶部选择栅极(TSG)控制。例如，当TSG电压(施加到TSG的电压)大于顶部选择晶体管的阈值电压时，存储单元串180中的顶部选择晶体管导通，并且存储单元串180中的存储单元耦合到位线(例如，存储单元串的漏极耦合到位线)；并且当TSG电压(施加到顶部选择晶体管的TSG的电压)小于顶部选择晶体管的阈值电压时，顶部选择晶体管截止，并且存储单元串180中的存储单元从位线解耦合(例如，存储单元串的漏极从位线解耦合)。

类似地，底部选择晶体管由底部选择栅极(BSG)控制。例如，当BSG电压(施加到BSG的电压)大于存储单元串180中的底部选择晶体管的阈值电压时，底部选择晶体管导通，并且存储单元串180中的存储单元耦合到ACS(例如，存储单元串180中的存储单元串的源极耦合到ACS)；并且当BSG电压(施加到BSG的电压)小于底部选择晶体管的阈值电压时，底部选择晶体管截止，并且存储单元从ACS解耦合(例如，存储单元串180中的存储单元串的源极从ACS解耦合)。

如图3中所示，通道孔中的半导体层185的上部部分对应于垂直存储单元串180的源极侧，并且上部部分被标记为185(S)。在图3的示例中，公共源极层189形成为与垂直存储单元串180的源极导电连接。公共源极层189可以包括一层或多层。在一些示例中，公共源极层189包括硅材料，例如本征多晶硅、掺杂多晶硅(例如N型掺杂硅、P型掺杂硅等)等。在一些示例中，公共源极层189可以包括金属硅化物以提高导电性。公共源极层189类似地与半导体部分105中的其它垂直存储单元串(未示出)的源极导电连接，并且因此形成阵列公共源极(ACS)。

根据本公开内容的一些方面，在一些示例中，半导体部分105和公共源极层189导电耦合，因此半导体部分105可以被配置为用于形成在半导体部分105中的垂直存储单元串的阵列公共源极。

在图3的示例中，在通道结构181中，半导体层185从通道结构181的源极侧向下垂直地延伸，并且形成对应于垂直存储单元串180的漏极侧的底部部分。半导体层185的底部部分被标记为185(D)。注意的是，漏极侧和源极侧是为了便于描述而命名的。漏极侧和源极侧的功能可能与名称不同。

在图3的示例中，可以形成互连结构，例如通孔162、金属线163、键合结构164等，以将半导体层185(D)的底部部分电耦合到位线(BL)。

此外，在图3的示例中，阶梯区域116包括阶梯，该阶梯被形成为便于字线连接到晶体管(例如，存储单元、顶部选择晶体管、底部选择晶体管等)的栅极。例如，字线连接结构150包括导电耦合在一起的字线接触插头151、通孔结构152和金属线153。字线连接结构150可以将WL电耦合到存储单元串180中的晶体管的栅极端子。

在图3的示例中，接触结构170形成在绝缘区域117中。在一些实施例中，通过在阵列管芯102的正面侧上进行处理，接触结构170与字线连接结构150可以同时形成。因此，在一些示例中，接触结构170具有与字线连接结构150相似的结构。具体地，接触结构170可以包括导电耦合在一起的接触插头171、通孔结构172和金属线173。

在一些示例中，可以使用掩模，其包括用于接触插头171和字线接触插头151的图样。使用掩模以形成用于接触插头171和字线接触插头151的接触孔。蚀刻工艺可用于形成接触孔。在示例中，用于字线接触插头151的接触孔的蚀刻可以停止在栅极层195上，并且用于接触插头171的接触孔的蚀刻可以停止在氧化物层112中。此外，接触孔可以用合适的衬层(例如，钛/氮化钛)和金属层(例如，钨)填充，以形成接触插头，例如接触插头171和字线接触插头151。进一步的后端工艺(BEOL)工序用于形成各种连接结构，例如通孔结构、金属线、键合结构等。

此外，在图3的示例中，键合结构分别形成在阵列管芯102和CMOS管芯101的正面侧上。例如，键合结构174和164形成在阵列管芯102的正面侧，键合结构131和134形成在CMOS管芯101的正面侧。

在图3的示例中，阵列管芯102和CMOS管芯101面对面布置(电路侧是正面，衬底侧是背面)并且键合在一起。阵列管芯102和CMOS管芯101上的相应键合结构被对准并且键合在一起，并且形成将两个管芯上的合适组件导电耦合的键合界面。例如，键合结构164和键合结构131被键合在一起，以将存储单元串180的漏极侧与位线(BL)耦合。在另一示例中，键合结构174和键合结构134被键合在一起，以将阵列管芯102上的接触结构170与CMOS管芯101上的I/O电路耦合。

返回参考S220，从第一管芯的背面侧去除第一管芯的第一衬底。去除第一衬底暴露了半导体部分和第一管芯背面侧上的接触结构170。

图4示出了从阵列管芯102去除第一衬底103之后的半导体存储器件100的截面图。在图4的示例中，从阵列管芯102的背面去除大块部分111、氧化硅层112和氮化硅层113。在一些示例中，在晶圆到晶圆的键合工艺之后，具有阵列管芯的第一晶圆与具有CMOS管芯的第二晶圆相键合。然后，从第一晶圆的背面侧打薄第一衬底。在示例中，使用化学机械抛光(CMP)工艺或研磨工艺来去除第一晶圆的大块部分111的大多数部分。此外，可以使用合适的蚀刻工艺从第一晶圆的背面侧去除剩余的大块部分111、氧化硅层112和氮化硅层113。去除大块部分111、氧化硅层112和氮化硅层113可以露出接触结构170的从绝缘部分106突出的端部(如175所示)。去除大块部分111、氧化硅层112和氮化硅层113也可以暴露半导体部分105。

返回参考图2，在S230处，在第一管芯的背面侧，形成焊盘结构和连接结构。在一些实施例中，焊盘结构包括与接触结构170导电连接的第一焊盘结构。连接结构与半导体部分150导电连接。

在一些实施例中，焊盘结构和连接结构主要由铝(AI)形成。在一些实施例中，可以在铝和半导体部分105之间形成界面层。在一些示例中，金属硅化物薄膜可以用作界面层。在示例中，金属硅化物薄膜可以用于实现铝和半导体部分105之间的欧姆接触。在另一示例中，金属硅化物薄膜用于形成到半导体部分105的局部互连。在另一示例中，金属硅化物薄膜被用作扩散屏障，以防止铝扩散到半导体部分105中。

在一些示例中，钛在整体上沉积在与第二晶圆面对面键合的第一晶圆的背面侧，然后在氮的环境中被加热。钛可以与暴露的硅表面(例如半导体部分105)反应以形成硅化钛。钛的部分(例如，绝缘部分的上方、接触结构170的端部的上方等)未反应形成硅化物。

然后，可以在第一晶圆的背面侧的表面上形成金属膜。图5示出了沉积金属膜之后的半导体存储器件100的截面图。在图5的示例中，金属膜120沉积在第一晶圆的背面侧。由于接触结构170的端部突出，金属膜120可能具有不平坦的表面。在一些实施例中，金属膜120包括钛层126和铝层128。在实施例中，半导体部分105上的钛层126可以与硅表面反应以形成硅化钛127。例如，钛层126在氮的环境中被沉积和加热。然后沉积铝层128。

金属膜120可以被图案化以形成焊盘结构和连接结构。图6示出了在金属膜120被图案化成焊盘结构122-123和连接结构121之后半导体存储器件100的截面图。在图6的示例中，焊盘结构122-123分别连接到接触结构170，并且布置在绝缘部分106上方；连接结构121连接到半导体部分105。在一些实施例中，光刻工艺用于根据掩模将焊盘结构122-123和连接结构121的图样限定到光刻胶层中，然后蚀刻工艺用于将图样转移到金属膜120中以及形成焊盘结构122-123和连接结构121。

根据本公开内容的方面，连接结构121的膜直接沉积在半导体部分105上，因此连接结构121和半导体部分105之间的界面在半导体部分105上基本平坦。在相关示例中，半导体部分105可以被绝缘层覆盖，在绝缘层中形成接触孔，然后沉积合适的金属层(在孔中和绝缘层上)以形成接触和连接。与相关示例相比，连接结构121在绝缘层中不使用接触孔而形成，并且连接结构121和半导体部分105之间的界面相对平坦，当忽略蚀刻轮廓相关差异时，半导体部分105上的连接结构121的底部表面和顶部表面大致相同。

根据本公开内容的另一方面，由于接触结构170的端部的突出，金属膜120可能具有不平坦的表面。例如，与绝缘部分106交界的金属膜120的底部表面可以具有对应于接触结构170的端部的凹陷部分，因此焊盘结构122-123的底部表面可以具有对应于接触结构170的端部的凹陷部分。

晶圆加工过程可以继续进一步处理，例如钝化、测试、切割等。

前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开内容的方面。本领域的技术人员应该理解的是，他们可以容易地使用本公开内容作为设计或修改其它过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域的技术人员还应该认识到的是，这种等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在此做出各种改变、替换和变更。