半导体结构及其形成方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

为了进一步降低MOSFET的损耗，MOSFET的器件结构正从平面型向沟槽型(具有沟槽栅极结构的MOSFET)转变。然而，具有沟槽栅极结构的碳化硅MOSFET具有至少两个缺点。1)一个缺点是低沟道迁移率，虽然沟槽面具有比硅面更高的沟道迁移率，但是它远低于硅器件的沟道迁移率，因此，为了降低导通电阻，有必要增加封装密度和加宽沟道宽度；2)另一个缺点是施加到沟槽栅极的电场很强，为了缓和施加在栅氧化层上的电场，需要设置一个结型场效应晶体管(Junction Field-Effect Transistor，JFET)，这对于硅器件来说是不必要的，因此需要窄、长和高掺杂的JFET结构来更有效地缓和电场。

以这种方式设计的这种JFET结构不仅在缓和电场方面有效，而且在减小反馈电容和提高短路容限方面也有效。因此，为了开发高性能和高可靠性的沟槽MOSFET，成功地将宽沟道结构和窄、长、高掺杂的JFET结构结合起来是很重要的。

发明内容

本申请提供一种半导体结构及其形成方法，可以进一步提高沟道宽度，将宽沟道结构和窄、长、高掺杂的JFET结构进行结合。

本申请的一个方面提供一种半导体结构的形成方法，包括：提供基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层表面包括相互垂直的x方向和y方向，所述外延层中包括沿y方向延伸的用于形成沟槽栅极结构的栅极区域；在所述栅极区域中形成若干沿y方向排列的栅极沟槽，所述若干栅极沟槽在所述外延层表面的投影与x方向的夹角范围为30度至60度；在所述若干栅极沟槽中形成沟槽栅极结构。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述外延层中形成体接触掺杂层，其中，部分位于所述栅极区域中的体接触掺杂层的深度低于其余部分体接触掺杂层的深度。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述体接触掺杂层中形成完全覆盖所述栅极区域的源极掺杂层，其中，部分所述源极掺杂层在x方向延伸出所述栅极区域，并且所述在x方向延伸出所述栅极区域的部分源极掺杂层暴露部分所述体接触掺杂层。

在本申请的一些实施例中，所述栅极沟槽的底面低于所述源极掺杂层的底面且高于所述体接触掺杂层的底面。

在本申请的一些实施例中，所述沟槽栅极结构的顶面高于所述外延层表面。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述沟槽栅极结构高于所述外延层表面的部分的顶面和侧壁形成包覆介质层。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：在外延层表面和所述包覆介质层表面形成源极金属。

在本申请的一些实施例中，所述外延层的材料包括4H-SiC，所述栅极沟槽底部暴露的外延层表面为所述4H-SiC的碳面，所述栅极沟槽侧壁暴露出的外延层表面为所述4H-SiC的M面。

本申请的另一个方面还提供一种半导体结构，包括：基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层表面包括相互垂直的x方向和y方向，所述外延层中包括沿y方向延伸的用于形成沟槽栅极结构的栅极区域；若干沟槽栅极结构，位于所述栅极区域中沿y方向排列，所述若干沟槽栅极结构在所述外延层表面的投影与x方向的夹角范围为30度至60度。

在本申请的一些实施例中，所述半导体结构还包括：位于所述外延层中的体接触掺杂层，其中，部分位于所述栅极区域中的体接触掺杂层的深度低于其余部分体接触掺杂层的深度。

在本申请的一些实施例中，所述半导体结构还包括：位于所述体接触掺杂层中完全覆盖所述栅极区域的源极掺杂层，其中，部分所述源极掺杂层在x方向延伸出所述栅极区域，并且所述在x方向延伸出所述栅极区域的部分源极掺杂层暴露部分所述体接触掺杂层。

在本申请的一些实施例中，所述沟槽栅极结构的底面低于所述源极掺杂层的底面且高于所述体接触掺杂层的底面。

在本申请的一些实施例中，所述沟槽栅极结构的顶面高于所述外延层表面。

在本申请的一些实施例中，所述半导体结构还包括：位于所述沟槽栅极结构高于所述外延层表面的部分的顶面和侧壁的包覆介质层。

在本申请的一些实施例中，所述半导体结构还包括：位于外延层表面和所述包覆介质层表面的源极金属。

在本申请的一些实施例中，所述外延层的材料包括4H-SiC，所述沟槽栅极结构底部接触的外延层表面为所述4H-SiC的碳面，所述沟槽栅极结构侧壁接触的外延层表面为所述4H-SiC的M面。

本申请提供一种半导体结构及其形成方法，将沟槽栅极结构改进为鳍片式结构，并使沟槽栅极结构具有一定倾斜角，可以进一步提高沟道宽度，将宽沟道结构和窄、长、高掺杂的JFET结构进行结合。

附图说明

以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。

其中：

图1至图12为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。

具体实施方式

以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。

下面结合实施例和附图对本发明技术方案进行详细说明。

图1至图12为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体结构的形成方法进行详细说明。

参考图1和图2所示，其中，图1为俯视图，图2为沿图1中虚线X-X处的纵截面图。提供基底100，所述基底100包括半导体衬底101以及位于所述半导体衬底101表面的外延层102，所述外延层102表面包括相互垂直的x方向和y方向，所述外延层102中包括沿y方向延伸的用于形成沟槽栅极结构的栅极区域103。

在本申请的一些实施例中，本申请实施例所述的半导体结构例如为一种具有沟槽栅极结构的碳化硅MOSFET。

在本申请的一些实施例中，所述半导体衬底101为碳化硅衬底，所述半导体衬底101的材料为碳化硅。所述外延层102的材料也为碳化硅。所述外延层102可以具有P型掺杂或N型掺杂。

参考图3和图4所示，其中，图3为俯视图，图4为沿图3中虚线X-X处的纵截面图。在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述外延层102中形成体接触掺杂层110(P-body)，其中，部分位于所述栅极区域103中的体接触掺杂层110的深度低于其余部分体接触掺杂层110的深度。

在本申请的一些实施例中，形成所述体接触掺杂层110的方法包括离子注入工艺。所述体接触掺杂层110可以为P型掺杂或N型掺杂。

参考图5和图6所示，其中，图5为俯视图，图6为沿图5中虚线X-X处的纵截面图。在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述体接触掺杂层110中形成完全覆盖所述栅极区域103的源极掺杂层120，其中，部分所述源极掺杂层120在x方向延伸出所述栅极区域103，并且所述在x方向延伸出所述栅极区域103的部分源极掺杂层120暴露部分所述体接触掺杂层110。

参考图5所示，所述源极掺杂层120在x方向延伸出所述栅极区域103构成若干“触角”。相邻触角之间具有暴露所述体接触掺杂层110的凹部，该凹部用于制作接触结构电连接体接触掺杂层110与源极金属。

在本申请的一些实施例中，形成所述源极掺杂层120的方法包括离子注入工艺。所述源极掺杂层120可以为P型掺杂或N型掺杂。

参考图7和图8所示，其中，图7为俯视图，图8为沿图7中虚线X-X处的纵截面图。在所述栅极区域103中形成若干沿y方向排列的栅极沟槽131，所述若干栅极沟槽131在所述外延层102表面的投影与x方向的夹角a的范围为30度至60度，例如35度、40度、45度、50度、55度等。

在本申请的一些实施例中，形成所述栅极沟槽131的方法例如为干法刻蚀工艺。

在本申请的一些实施例中，所述栅极沟槽131的底面低于所述源极掺杂层120的底面且高于所述体接触掺杂层110的底面。

在本申请的一些实施例中，所述外延层102的材料包括4H-SiC，所述栅极沟槽131底部暴露的外延层表面为所述4H-SiC的碳面，所述栅极沟槽131侧壁暴露出的外延层表面为所述4H-SiC的M面。存在各种多晶类型的碳化硅，最常见的例如具有立方晶体结构的3C-SiC，具有六方晶体结构的4H-SiC和6H-SiC等。单晶SiC可以被定向和抛光以呈现主晶面作为其表面，例如(0001)面，也即硅面，以硅作为表面。在垂直于硅面的其他面上还包括A面或M面等。其中，硅面的表面粗糙度为0.24纳米，A面的表面粗糙度为0.12纳米，M面的表面粗糙度为0.11纳米。所述栅极沟槽131侧壁暴露出的外延层表面后续需要生成栅极介质层，因此其表面粗糙度越低越好。

参考图9和图10所示，其中，图9为俯视图，图10为沿图9中虚线X-X处的纵截面图。在所述若干栅极沟槽131中形成沟槽栅极结构130。

在本申请的一些实施例中，所述沟槽栅极结构130的顶面高于所述外延层102表面，并且所述沟槽栅极结构130还从所述栅极沟槽131中延伸到所述栅极区域103中的所有外延层102表面。

在本申请的一些实施例中，所述沟槽栅极结构130包括栅极介质层以及多晶硅栅极层。

在本申请的技术方案中，提供了一种具有沟槽栅极结构(就是具有垂直沟道)的碳化硅MOSFET器件结构，其中，具有JFET的SiC-MOSFET位于沟槽栅极结构下方。沟槽栅极结构为鳍片式结构，且沟槽栅极结构在水平方向上与MOSFET垂直沟道倾斜一定角度，并且在有限的区域(栅极区域)中。与常规沟槽栅极相比，本申请技术方案的沟槽栅极结构宽度更大，沟道面积更大。具体的倾斜角度取决于晶体取向和沟道宽度的最佳总迁移率。

参考图11所示，在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述沟槽栅极结构130高于所述外延层102表面的部分的顶面和侧壁形成包覆介质层140。所述包覆介质层140用于防止沟槽栅极结构130与源极金属电接触短路。

参考图12所示，在本申请的一些实施例中，所述半导体结构的形成方法还包括：在外延层102表面和所述包覆介质层140表面形成源极金属150。

本申请提供一种半导体结构的形成方法，将沟槽栅极结构改进为鳍片式结构，并使沟槽栅极结构具有一定倾斜角，可以进一步提高沟道宽度，将宽沟道结构和窄、长、高掺杂的JFET结构进行结合。

本申请的实施例还提供一种半导体结构，参考图1和图12所示，包括：基底100，所述基底100包括半导体衬底101以及位于所述半导体衬底101表面的外延层102，所述外延层102表面包括相互垂直的x方向和y方向，所述外延层102中包括沿y方向延伸的用于形成沟槽栅极结构的栅极区域；若干沟槽栅极结构130，位于所述栅极区域中沿y方向排列，所述若干沟槽栅极结构在所述外延层表面的投影与x方向的夹角范围为30度至60度。

在本申请的一些实施例中，本申请实施例所述的半导体结构例如为一种具有沟槽栅极结构的碳化硅MOSFET。

在本申请的一些实施例中，所述半导体衬底101为碳化硅衬底，所述半导体衬底101的材料为碳化硅。所述外延层102的材料也为碳化硅。所述外延层102可以具有P型掺杂或N型掺杂。

继续参考图12所示。在本申请的一些实施例中，所述半导体结构还包括：位于所述外延层102中的体接触掺杂层110(P-body)，其中，部分位于所述栅极区域103中的体接触掺杂层110的深度低于其余部分体接触掺杂层110的深度。

在本申请的一些实施例中，所述体接触掺杂层110可以为P型掺杂或N型掺杂。

参考图5和图6所示。在本申请的一些实施例中，所述半导体结构还包括：位于所述体接触掺杂层110中完全覆盖所述栅极区域103的源极掺杂层120，其中，部分所述源极掺杂层120在x方向延伸出所述栅极区域103，并且所述在x方向延伸出所述栅极区域103的部分源极掺杂层120暴露部分所述体接触掺杂层110。

参考图5所示，所述源极掺杂层120在x方向延伸出所述栅极区域103构成若干“触角”。相邻触角之间具有暴露所述体接触掺杂层110的凹部，该凹部用于制作接触结构电连接体接触掺杂层110与源极金属。

在本申请的一些实施例中，所述源极掺杂层120可以为P型掺杂或N型掺杂。

继续参考图12所示，所述若干沟槽栅极结构130位于所述栅极区域中沿y方向排列，所述若干沟槽栅极结构在所述外延层表面的投影与x方向的夹角范围为30度至60度，例如35度、40度、45度、50度、55度等。

在本申请的一些实施例中，所述沟槽栅极结构130的底面低于所述源极掺杂层120的底面且高于所述体接触掺杂层110的底面。

在本申请的一些实施例中，在本申请的一些实施例中，所述外延层102的材料包括4H-SiC，所述沟槽栅极结构130底部接触的外延层表面为所述4H-SiC的碳面，所述沟槽栅极结构130侧壁接触的外延层表面为所述4H-SiC的M面。存在各种多晶类型的碳化硅，最常见的例如具有立方晶体结构的3C-SiC，具有六方晶体结构的4H-SiC和6H-SiC等。单晶SiC可以被定向和抛光以呈现主晶面作为其表面，例如(0001)面，也即硅面，以硅作为表面。在垂直于硅面的其他面上还包括A面或M面等。其中，硅面的表面粗糙度为0.24纳米，A面的表面粗糙度为0.12纳米，M面的表面粗糙度为0.11纳米。所述栅极沟槽131侧壁暴露出的外延层表面后续需要生成栅极介质层，因此其表面粗糙度越低越好。

在本申请的一些实施例中，所述沟槽栅极结构130的顶面高于所述外延层102表面，并且所述沟槽栅极结构130还从所述栅极沟槽131中延伸到所述栅极区域103中的所有外延层102表面。

在本申请的一些实施例中，所述沟槽栅极结构130包括栅极介质层以及多晶硅栅极层。

在本申请的技术方案中，提供了一种具有沟槽栅极结构(就是具有垂直沟道)的碳化硅MOSFET器件结构，其中，具有JFET的SiC-MOSFET位于沟槽栅极结构下方。沟槽栅极结构为鳍片式结构，且沟槽栅极结构在水平方向上与MOSFET垂直沟道倾斜一定角度，并且在有限的区域(栅极区域)中。与常规沟槽栅极相比，本申请技术方案的沟槽栅极结构宽度更大，沟道面积更大。具体的倾斜角度取决于晶体取向和沟道宽度的最佳总迁移率。

继续参考图12所示，在本申请的一些实施例中，所述半导体结构还包括：位于所述沟槽栅极结构130高于所述外延层102表面的部分的顶面和侧壁的包覆介质层140。所述包覆介质层140用于防止沟槽栅极结构130与源极金属电接触短路。

继续参考图12所示，在本申请的一些实施例中，所述半导体结构还包括：位于外延层102表面和所述包覆介质层140表面的源极金属150。

本申请提供一种半导体结构及其形成方法，将沟槽栅极结构改进为鳍片式结构，并使沟槽栅极结构具有一定倾斜角，可以进一步提高沟道宽度，将宽沟道结构和窄、长、高掺杂的JFET结构进行结合。

综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。

类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。

此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。