三维存储器及其制备方法

技术领域

本发明涉及半导体结构技术领域，特别涉及一种三维存储器及其制备方法。

背景技术

随着半导体技术的发展，三维存储器被广泛应用于各个领域，三维存储器通常包括台阶区和核心区，在制备三维存储器时，如何在台阶区上构建接触孔，以及在核心区上构建连接孔是最为关键的技术之一。

传统的三维存储器的制备方法中，通常对台阶区上的接触孔以及核心区上的连接孔进行同时刻蚀，以提高工艺效率，然而，通常情况下，由于接触孔的孔径和深度均大于连接孔的孔径和深度，在相同刻蚀条件下，容易导致连接孔被刻蚀为较大尺寸，从而不满足相应尺寸要求。

发明内容

本发明的目的在于提供一种三维存储器及其制备方法，以解决在同时刻蚀接触孔和连接孔时，由于接触孔的孔径和深度均大于连接孔的孔径和深度，在相同刻蚀条件下，容易导致连接孔被刻蚀为较大尺寸，从而不满足相应尺寸要求的技术问题。

本申请提供一种三维存储器的制备方法，包括：

提供半导体结构，其中，所述半导体结构包括衬底、位于所述衬底上的堆叠结构、介质层和平坦层，所述介质层和所述平坦层依次覆盖所述堆叠结构上，所述堆叠结构包括台阶区和核心区，所述核心区内形成有沟道结构，所述沟道结构背离所述衬底的一端设有插塞，所述半导体结构还包括连接孔，所述连接孔贯穿所述平坦层且所述插塞位于所述连接孔内，所述台阶区还包含贯穿所述台阶区的平坦层的多个间隔设置的第一通孔，所述第一通孔与所述连接孔平行；

在所述连接孔以及所述第一通孔中均形成保护层；

去除所述连接孔的孔底壁上的所述保护层以及所述第一通孔中的所述保护层；

对所述第一通孔和孔侧壁形成有保护层的所述连接孔进行刻蚀，以形成贯穿所述介质层的第一辅助孔；

去除所述连接孔的孔侧壁上的所述保护层。

其中，去除所述连接孔的孔底壁上的所述保护层以及所述第一通孔中的所述保护层的步骤包括：

去除所述连接孔的孔底壁上的所述保护层以及所述第一通孔的孔底壁上的所述保护层；

对所述第一通孔和孔侧壁形成有保护层的所述连接孔进行刻蚀的步骤包括：

对孔侧壁形成有保护层的所述连接孔和孔侧壁形成有保护层的所述第一通孔的进行刻蚀；

去除所述连接孔的孔侧壁上的所述保护层的步骤包括：

去除所述连接孔的孔侧壁上的所述保护层和所述第一辅助孔的孔侧壁上的所述保护层。

其中，提供半导体结构的步骤包括：

提供衬底、位于所述衬底上的堆叠结构、介质层和平坦层；

利用掩膜板通过干法刻蚀，形成贯穿所述台阶区的平坦层的第一通孔和贯穿所述平坦层且孔底壁为所述插塞的连接孔；

去除所述掩膜板、所述第一通孔和所述连接孔表面的聚合层以形成半导体结构，所述聚合层由所述干法刻蚀产生。

其中，去除所述连接孔的孔底壁上的所述保护层以及所述第一通孔的孔底壁上的所述保护层的步骤包括：

采用各向异性等离子刻蚀的方式对所述保护层进行刻蚀，以去除所述连接孔的孔底壁上的所述保护层以及所述第一通孔的孔底壁上的所述保护层，并保留所述连接孔的孔侧壁上的所述保护层以及所述第一通孔的孔侧壁上的所述保护层。

其中，所述保护层通过在所述连接孔的孔侧壁和孔底壁以及所述第一通孔的孔侧壁和孔底壁沉积多晶硅的方式形成。

其中，所述保护层的厚度范围为5nm-15nm。

其中，利用掩膜板通过干法刻蚀，形成贯穿所述台阶区的平坦层的第一通孔和贯穿所述平坦层且孔底壁为所述插塞的连接孔的步骤包括：

在所述半导体结构背离所述衬底的一端覆盖掩膜版，在所述掩膜版上形成掩膜孔，对所述掩膜孔对应位置的所述半导体结构进行刻蚀，以形成所述连接孔和所述第一通孔；

在所述连接孔以及所述第一通孔中均形成保护层的步骤包括：

在所述掩膜版背离所述衬底的表面、所述掩膜孔的孔侧壁、所述连接孔的孔侧壁和孔底壁，以及所述第一通孔的孔侧壁和孔底壁形成所述保护层；

去除所述连接孔的孔底壁上的所述保护层以及所述第一通孔中的所述保护层的步骤包括：

去除所述掩膜版背离所述衬底的表面上的保护层、所述连接孔的孔底壁上的所述保护层以及所述第一通孔的孔底壁上的所述保护层。

其中，所述掩膜孔包括第一掩膜孔和第二掩膜孔，所述第一掩膜孔与所述连接孔相连通，且所述第一掩膜孔与所述连接孔的孔径相同，所述第二掩膜孔与所述第一通孔相连通，且所述第二掩膜孔与所述第一通孔的孔径相同。

其中，对所述第一通孔和孔侧壁形成有保护层的所述连接孔进行刻蚀，以形成贯穿所述介质层的第一辅助孔的步骤包括：

对位于所述第一通孔的孔底壁的所述介质层和所述堆叠结构进行刻蚀；

所述堆叠结构包括交替堆叠的栅极层和绝缘层；

使形成的多个所述第一辅助孔分别露出不同层的所述栅极层。

其中，所述第一通孔的孔径大于所述连接孔的孔径。

本申请提供一种三维存储器，所述三维存储器由上述的制备方法制备形成。

综上所述，本申请通过在连接孔的孔侧壁形成保护层，并以插塞背离衬底的端面形成连接孔的孔底壁，由于保护层和插塞相对于介质层的刻蚀选择比较高，在同时刻蚀形成连接孔和接触孔的过程中，连接孔的孔径和深度不会被刻蚀为较大尺寸，保证了连接孔和接触孔均满足相应尺寸要求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的三维存储器的制备方法的流程示意图。

图2是本种实施例的三维存储器在覆盖有掩膜版的结构示意图。

图3是本种实施例的三维存储器在形成第一通孔和连接孔的步骤的结构示意图。

图4是本种实施例的三维存储器在第一通孔的孔侧壁和孔底壁以及连接孔的孔侧壁和孔底壁均形成保护层的步骤的结构示意图。

图5是本种实施例的三维存储器在去除连接孔的孔底壁上的保护层以及第一通孔的孔底壁上的保护层的步骤的结构示意图。

图6是本种实施例的三维存储器在刻蚀第一通孔的孔底壁以形成第一辅助孔的步骤的结构示意图。

图7是本种实施例的三维存储器在去除连接孔的孔侧壁上的保护层以及去除第一辅助孔的孔侧壁上的保护层的步骤的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

目前，在三维存储器的制备工艺中，为提高工艺效率，通常对台阶区上的接触孔以及核心区上的连接孔进行同时刻蚀成型，然而，通常情况下，由于接触孔的孔径和深度均大于连接孔的孔径和深度，在形成满足相应尺寸要求的接触孔的刻蚀条件下，连接孔容易被刻蚀为较大尺寸，从而导致形成的连接孔无法满足相应尺寸要求。

为解决上述技术问题，本申请实施例提供一种三维存储器的制备方法，首先请参阅图1，制备方法包括：

步骤S1，请一并参阅图2和图3，提供半导体结构10，其中，半导体结构10包括衬底11、位于衬底11上的堆叠结构12、介质层13和平坦层14，介质层13和平坦层14依次覆盖堆叠结构12上，堆叠结构12包括台阶区121和核心区122，核心区122内形成有沟道结构15，沟道结构15背离衬底11的一端设有插塞16。

本实施例中，衬底11的材质为单晶硅(Si)。当然，在其他实施例中，衬底11的材料可以为元素半导体如锗(Ge)、化合物半导体如锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)、合金半导体如磷化镓砷(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)和/或磷化镓铟砷(GaInAsP)或以上各材料的组合。此外，衬底11可以是“绝缘体上半导体”晶圆，例如绝缘体上硅(SOI)或绝缘体上锗(GOI)等，该衬底11内可通过离子注入等工艺形成三维存储器件所需的p-型/n-型或深或浅的各种势阱。

堆叠结构12形成于衬底11的顶表面上。堆叠结构12包括交替层叠于衬底11上的栅极层12a和绝缘层12b。形成堆叠结构12的方法有多种，可以采用化学气相沉积(ChemicalVapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或其他合适的沉积方法，依次在衬底11上交替沉积绝缘层12b和栅极牺牲层。其中，绝缘层12b的材质为氧化硅(SixOy，如SiO2)、氮化硅(SixNy，如SiN)、氮化氧硅(SiON)或以上各种材料的组合，栅极牺牲层的材质为氮化硅(SixNy，如SiN)无定型硅、多晶硅、氧化铝或以上各种材料的组合，栅极牺牲层会在后续工艺中会被金属替换而作为栅极层12a。堆叠结构12上还依次覆盖有介质层13和平坦层14，介质层13和平坦层14的材料包括氧化硅(SixOy，如SiO2)。

堆叠结构12被划分为用于数据存储的核心区122和围绕核心区122设置的台阶区121，其中，台阶区121位于堆叠结构12的端部。台阶区121包括沿垂直于衬底11的方向堆叠的多个层台阶，每层台阶具有一个栅极/绝缘层12b对或多个栅极/绝缘层12b对，且下层台阶中的栅极/绝缘层12b对沿水平方向突出于上层台阶中的栅极/绝缘层12b对。堆叠结构12中除台阶区121之外的区域为核心区122，核心区122用于数据的存储。堆叠结构12的堆叠层数例如可以是32层、64层等，堆叠结构12的堆叠层数越多，越能提高三维存储器的集成度。

堆叠结构12的核心区122内形成有沟道结构15，沟道结构15贯穿堆叠结构12且延伸至衬底11。沟道结构15背离衬底11的一端设有插塞16，插塞16由多晶硅制成。此外，在其他实施例中，还可以对由多晶硅制成的插塞16进行p类掺杂离子注入，以降低插塞16的阈值电压，便于其与金属走线的欧姆接触，也便于控制顶部选择栅极的阈值电压(Vt)，一致性更好。

请一并参阅图2和图3，步骤S2，形成贯穿台阶区121的平坦层14的第一通孔102和贯穿平坦层14且孔底壁为插塞16的连接孔101。一种实施例中，第一通孔102的数量为多个，多个第一通孔102间隔设置且平行于连接孔101。可以理解的是，在一种实施例中，如图2，首先在半导体结构10背离所述衬底11的一端覆盖掩膜版20，在掩膜版20上形成掩膜孔200；如图3，对掩膜孔200对应位置的半导体结构10进行刻蚀，以形成连接孔101和所述第一通孔102。

其中，第一通孔102位于堆叠结构12的台阶区121，连接孔101位于堆叠结构12的核心区122，第一通孔102与连接孔101平行，使得后续对第一通孔102进行进一步加工形成的接触孔104同样平行于连接孔101，以满足相应工艺要求。可以理解的是，可通过湿法刻蚀或干法刻蚀的方式形成第一通孔102，在此不对刻蚀方式进行具体的限定，只要能够满足相应加工要求即可。

一种实施例中，第一通孔102的孔径大于连接孔101的孔径。在一种具体的实施例中，第一通孔102的孔径范围为150nm-250nm，连接孔101的孔径范围为40nm-60nm。在上述尺寸结构下，形成的连接孔101和接触孔104能够满足相应尺寸要求。

可以理解的是，一些实施例中，使用干法刻蚀工艺来形成第一通孔102和连接孔101，在此过程中，会在第一通孔102和连接孔101的孔内壁上残留聚合层，聚合层的存在会影响后续加工工艺的进行，因此，可在步骤2之后对连接孔101和第一通孔102进行清洗，以去除聚合层。

请一并参阅图4，步骤S3，在连接孔101的孔侧壁和孔底壁，以及第一通孔102的孔侧壁和孔底壁上均形成保护层17。在一种实施例中，保护层17可通过沉积多晶硅的方式形成，即在同一工艺步骤中，在连接孔101的孔侧壁和孔底壁，以及第一通孔102的孔侧壁和孔底壁上沉积一层多晶硅以形成保护层17。

其中，连接孔101的孔侧壁的保护层17用于保护连接孔101不被刻蚀为较大孔径，第一通孔102的孔侧壁的保护层17的存在可减少形成的接触孔104中呈现碗形(bowing)形貌(孔径开口小，中间大)的情况。这样，便于后续在接触孔中填充接触电极(contact)。

一种实施例中，保护层17的厚度范围为5nm-15nm。可以理解的是，当保护层17的厚度小于5nm时，保护层17较薄，在刻蚀过程中，保护层17的保护效果较差，无法防止连接孔101被刻蚀为较大尺寸；当保护层17的厚度大于15nm时，保护层17较厚，导致形成有保护层17的第一通孔102的深宽比较大，在刻蚀过程中，刻蚀液难以进入第一通孔102，从而无法对第一通孔102进行进一步刻蚀以形成接触孔104。因此，当保护层17的厚度范围为5nm-15nm时，厚度适中。即，在刻蚀过程中，这样厚度的保护层17既可以保护连接孔，减少连接孔101被刻蚀为较大尺寸的情况，又能够使得第一通孔102深宽比适中，从而刻蚀液可以进入第一通孔102，完成刻蚀以形成接触孔104。可以理解的是，制成保护层17的材料包括但不限于多晶硅，还可以为其他满足相应要求的材料制成，在此不进行具体的限定。需要说明的是，保护层17需满足的相应要求为：保护层17的材料相对于介质层13的材料的刻蚀选择比较高，即在相同的刻蚀条件下，保护层17的刻蚀速率远远低于介质层13的刻蚀速率。

请一并参阅图5，步骤S4，去除连接孔101的孔底壁上的保护层17以及第一通孔102的孔底壁上的保护层17。通过对连接孔101和第一通孔102两者的孔底壁上的保护层17进行去除，以便于后续对第一通孔102进行进一步刻蚀，使其最终形成接触孔104。可以理解的是，上述位置的保护层17的去除过程可以是在同一工艺步骤中完成。在一种实施例中，采用各向异性等离子刻蚀的方式对保护层17进行刻蚀，以去除连接孔101的孔底壁上的保护层17以及第一通孔102的孔底壁上的保护层17，并保留连接孔101的孔侧壁上的保护层17以及第一通孔102的孔侧壁上的保护层17。使得在后续刻蚀过程中，连接孔101的孔径和第一通孔102的孔径会受到保护层17的保护而不被进一步刻蚀，保证了连接孔101的孔径以及由第一通孔102加工形成的接触孔104的孔径均能够满足相应尺寸要求。

在本申请的另一些实施例中，在步骤S4中，第一通孔102的孔侧壁上的保护层17也可被去除。即，步骤S4可仅保留连接孔101的孔侧壁的保护层，用于保护连接孔101不被刻蚀到过大。则在后续去除保护层的步骤中，仅去除连接孔侧壁的保护层即可。

请一并参阅图6，步骤S5，对孔侧壁形成有保护层17的连接孔101的孔底壁和对孔侧壁形成有保护层17的第一通孔102的孔底壁进行刻蚀，其中，插塞16背离衬底11的端面形成连接孔101的孔底壁，第一通孔102贯穿介质层13以形成第一辅助孔103。在孔侧壁形成有保护层17的基础上，进一步对连接孔101的孔底壁以及第一通孔102的孔底壁进行刻蚀。

其中，对第一通孔102的孔底壁进行刻蚀时，刻蚀液刻蚀位于第一通孔102的孔底壁的介质层13和堆叠结构12的绝缘层12b，将第一通孔102刻蚀延伸至相应深度以形成第一辅助孔103，且第一辅助孔103露出堆叠结构12的栅极层12a。在一种实施例中，设置多个第一通孔102，以形成多个第一辅助孔103，且多个第一辅助孔103分别延伸至台阶区121的不同台阶，即多个第一辅助孔103分别露出不同层的栅极层12a。可以理解的是，在上述刻蚀过程中，由于第一通孔102的孔侧壁形成有保护层17，保护层17相对于介质层13和绝缘层12b的选择比较高，即在相同的刻蚀条件下，保护层17的刻蚀速率远远低于介质层13和绝缘层12b的刻蚀速率。也就是说，在进行步骤S5时，位于第一通孔102的孔底壁的介质层13和绝缘层12b被刻蚀完成后，保护层17仍未被刻蚀，或仅被刻蚀极少一部分，可忽略不计。在此步骤下，第一通孔102被刻蚀至相应深度以形成第一辅助孔103，且其孔径因受保护层17的保护而不会被刻蚀为较大尺寸。

其中，对连接孔101的孔底壁进行刻蚀时，插塞16背离衬底11的端面形成连接孔101的孔底壁，插塞16相对于介质层13和绝缘层12b的选择比可以较高，即在相同的刻蚀条件下，插塞16的刻蚀速率远远低于介质层13和绝缘层12b的刻蚀速率。也就是说，在进行步骤S5时，位于第一通孔102的孔底壁的介质层13和绝缘层12b被刻蚀完成后，作为连接孔101的孔底壁的插塞16仍未被刻蚀，或仅被刻蚀极少一部分，可忽略不计，因此，连接孔101的深度因受插塞16的保护而不会被刻蚀为较大尺寸；同样的道理，连接孔101的孔径因受保护层17的保护也不会被刻蚀为较大尺寸。

综上，在将第一通孔102刻蚀形成第一辅助孔103的过程中，由于保护层17和插塞16的存在，能在第一辅助孔103的深度满足相应尺寸要求的同时，第一辅助孔103的孔径不被刻蚀为较大尺寸，同时，连接孔101的深度和孔径也均能满足相应尺寸要求。

请一并参阅图7，步骤S6，去除连接孔101的孔侧壁上的保护层17，去除第一辅助孔103的孔侧壁上的保护层17以形成接触孔104。在进行步骤S5后，第一辅助孔103的孔径和深度，以及连接孔101的孔径和深度均已被加工至相应尺寸，因此，需对保护层17进行去除，以使半导体结构10满足相应功能要求。其中，对连接孔101的孔侧壁上的保护层17进行去除，以使连接孔101满足相应功能要求；对第一辅助孔103的孔侧壁上的保护层17进行去除，以使其形成接触孔104。需要说明的是，在加工形成满足相应尺寸要求的连接孔101和接触孔104后，连接孔101可用于填充导电层(例如金属钨)，使得半导体结构10满足相应功能要求。

在一些实施例中，在后续工艺中，贯穿堆叠结构12到衬底11的孔中的保护层同样需要被去除，因此，连接孔101的孔侧壁和第一辅助孔103的孔侧壁上的保护层17，与贯穿堆叠结构12到衬底11的孔中的保护层可在同一步骤中进行去除，从而无需增加额外的去除工序，简化工艺流程。

可以理解的是，在半导体结构10的刻蚀加工工艺中，通常使用在半导体结构10背离衬底11的一端覆盖掩膜版20的方式对半导体结构10进行刻蚀。当然，刻蚀的方式包括但不限于使用掩膜版20进行刻蚀，还可以对其他刻蚀方式，在此不进行一一赘述，为方便描述，本申请实施例仅以使用掩膜版20进行刻蚀的方式为例，进行详细的说明。

在一些实施例中，当通过使用掩膜版20的方式进行刻蚀加工时，步骤S2可通过如下的步骤S21来实现。

步骤S21，在半导体结构10背离所述衬底11的一端覆盖掩膜版20，在掩膜版20上形成掩膜孔200，对掩膜孔200对应位置的半导体结构10进行刻蚀，以形成连接孔101和所述第一通孔102。

步骤S3可通过如下的步骤S31来实现。

步骤S31，在掩膜版20背离衬底11的表面、掩膜孔200的孔侧壁、连接孔101的孔侧壁和孔底壁，以及第一通孔102的孔侧壁和孔底壁形成保护层17。保护层17可通过沉积聚合物的方式形成，聚合物可以直接在掩膜版20的顶部沉积，该方式简单，且时间短。

其中，掩膜孔200包括第一掩膜孔201和第二掩膜孔202，第一掩膜孔201与连接孔101相连通，且第一掩膜孔201与连接孔101的孔径相同，第二掩膜孔202与第一通孔102相连通，且第二掩膜孔202与第一通孔102的孔径相同。聚合物在掩膜版20的顶部沉积后，可进入第一掩膜孔201及与之连通的连接孔101，还可进入第二掩膜孔202及与之连通的第一通孔102，以在掩膜版20背离衬底11的表面、掩膜孔200的孔侧壁、连接孔101的孔侧壁和孔底壁，以及第一通孔102的孔侧壁和孔底壁形成保护层17。其中，保护层17的相关要求已在前文进行了说明，在此不再进行赘述。

可以理解的是，由于保护层17的存在，使得在加工过程中，仅需使用一个掩膜版20即可将连接孔101和接触孔104加工成型，且连接孔101的尺寸不会被扩大，无需使用多个掩膜版20来完成相应加工过程，从而有效降低了生产成本。

步骤S4可通过如下的步骤S41来实现。

S41，去除掩膜版20背离衬底11的表面上的保护层17、连接孔101的孔底壁上的保护层17以及第一通孔102的孔底壁上的保护层17。可以理解的是，在此步骤中，同样可采用各向异性等离子刻蚀的方式对保护层17进行刻蚀，以去除连接孔101的孔底壁上的保护层17、第一通孔102的孔底壁上的保护层17以及掩膜版20背离衬底11的表面上的保护层17，并保留连接孔101的孔侧壁上的保护层17以及第一通孔102的孔侧壁上的保护层17。

需要说明的是，当通过使用掩膜版20的方式进行刻蚀加工时，在步骤S6中，在去除连接孔101的孔侧壁上的保护层17并去除第一辅助孔103的孔侧壁上的保护层17后，需拿走掩膜版20(如图7)，以避免在后续工艺中，掩膜版20对半导体结构10的功能造成影响。

除了上述三维存储器的制备方法，本申请实施例还提供了一种三维存储器。本申请实施例的三维存储器及三维存储器的制备方法都可以实现本申请的优点，二者可以一起使用，当然也可以单独使用，本申请对此没有特别限制。在一种具体的实施例中，三维存储器由上述的三维存储器的制备方法制备形成。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。