半导体装置与其形成方法

技术领域

本发明实施例涉及半导体装置，尤其涉及在切割金属栅极工艺中形成锚定的切割金属栅极插塞。

背景技术

半导体装置已用于多种电子应用，比如个人电脑、手机、数字相机与其他电子设备。半导体装置的制作方法通常为依序沉积绝缘或介电层、导电层与半导体的材料于半导体基板上，并采用光刻图案化多种材料层已形成电子构件与单元于半导体基板上。

半导体产业持续减少最小结构尺寸，可持续改善多种电子构件(如晶体管、二极管、电阻、电容或类似物)的集成密度，以让更多构件整合至给定面积中。然而随着最小结构尺寸缩小，将产生需解决的额外问题。

发明内容

本公开实施例的目的在于提供一种半导体装置与其形成方法，以解决上述至少一个问题。

在一实施例中，半导体装置的形成方法包括形成鳍状物于半导体基板上；形成金属栅极于鳍状物上；蚀刻金属栅极以形成沟槽穿过金属栅极至半导体基板中；以及沉积介电材料于沟槽中，其中介电材料延伸至半导体基板中的n型装置与p型装置之间的界面。

在一实施例中，半导体装置的形成方法包括：图案化半导体基板以形成隔离区与鳍状物于半导体基板中；形成金属栅极堆叠于鳍状物与隔离区上；进行多个蚀刻循环移除金属栅极堆叠、隔离区与半导体基板的部分，以形成开口穿过金属栅极堆叠与隔离区至半导体基板中，且蚀刻循环分开金属栅极堆叠的第一部分与第二部分；以及沉积介电材料以填入开口。

在一实施例中，半导体装置包括：n型装置的第一栅极，位于半导体基板的第一鳍状物上；p型装置的第二栅极，位于半导体基板的第二鳍状物上；以及切割金属栅极插塞，分开第一栅极与第二栅极，其中切割金属栅极插塞延伸至半导体基板中的n型装置与p型装置之间的界面。

附图说明

图1A及图1B至图8A及图8B为一些实施例中，形成半导体装置的中间步骤所形成的结构的透视图与剖视图。

图9为一些实施例中，与源极/漏极区相邻的锚定的切割金属插塞的剖视图。

图10A及图10B为一些实施例中，装置之间的锚定的切割金属插塞的剖视图。

附图标记如下：

D1:第一深度

D2:第二深度

H1:第一高度

H2:第二高度

H3:高度

L1:第一长度

L2:第二长度

Th1:第一厚度

X-X,Y-Y:切线

W1:第一宽度

W2:第二宽度

W4:第四宽度

W5:第五宽度

80:栅极密封间隔物

86:栅极间隔物

87:接点蚀刻停止层

92:栅极介电层

94A:衬垫层

94B:功函数调整层

94B1:第一功函数调整层

94B2:第二功函数调整层

94C:填充材料

95:金属栅极堆叠

100:半导体装置

101:基板

103:第一沟槽

105:第一隔离区

106:第一装置区

107:鳍状物

108:第二装置区

113:第一间隔物

119:第一层间介电层

301:第一硬掩模

303:第二硬掩模

350:第一图案

401:第一光刻胶

403:底抗反射涂层

405:中间掩模层

407:顶光刻胶层

550:第二图案

601:掩模层

701:沟槽

703:第二掩模层

901:源极/漏极区

902:填充材料

903:切割金属栅极插塞

905:第一掺杂区

907:第二掺杂区

909:漏电流

911:n型装置

913:第一p型装置

915:锚定区

1001:源极/漏极接点结构

1003:第一隔离层

1005:第二层间介电层

1007:第二隔离层

1009:源极/漏极接点插塞

1011:第三层间介电层

1012:栅极接点结构

1013:第二p型装置

具体实施方式

下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。

下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。

此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。

下述实施例关于在切割金属栅极工艺中形成锚定的切割金属栅极插塞所用的工艺。然而实施例可用于多种应用中，而不限于此处所述的实施例。图1A及图1B显示半导体装置100如鳍状场效晶体管的半导体鳍状物上的金属栅极的剖视图与透视图。在一实施例中，半导体装置100包括基板101，其具有第一沟槽103形成其中。基板101可为硅基板，但亦可采用其他基板如绝缘层上半导体基板、应变的绝缘层上半导体基板或绝缘层上硅锗基板。基板101可为p型半导体，但其他实施例中的基板101可为n型半导体。

图1A及图1B亦显示将基板101分成第一装置区106与第二装置区108，以用于形成不同型态的装置。举例来说，第一装置区106可用于形成n型装置如n型金属氧化物半导体晶体管(比如n型全绕式栅极晶体管)，而第二装置区108可用于形成p型装置如p型金属氧化物半导体晶体管(比如p型全绕式栅极晶体管)。然而p型装置或n型装置均可形成于第一装置区106与第二装置区108中，端视所需应用而定。为了分开第一装置区106与第二装置区108，可形成具有n型掺杂与p型掺杂的井区(未图示于图1B)。为了形成所需井区，可注入n型掺杂与p型掺杂至基板101中，端视所需形成的装置而定。举例来说，可注入n型掺杂如磷或砷以形成n型井，并可注入p型掺杂如硼以形成p型井。n型井与p型井的形成方法可采用一或多道注入技术，比如扩散注入、离子注入(如等离子体掺杂或束线注入掺杂)、选择性注入、深井注入、类似方法或上述的组合。在第一井(如n型井)注入工艺时，可采用掩模技术掩模基板101的一些区域(如第二装置区108)，并露出基板101的其他区域(如第一装置区106)。

一旦完成第一井注入工艺，即可移除掩模以露出之前掩模的区域(如第二装置区108)，且在第二井(如p型井)注入工艺时可将另一掩模置于之前露出的区域(如第一装置区106)上。在一些实施例中，可进行后续的掺杂注入，以形成深井注入区于基板101中。

形成第一沟槽103的步骤，可为形成第一隔离区105的初始步骤。可采用掩模层与合适的蚀刻工艺形成第一沟槽103。举例来说，掩模层可为硬掩模，其包含化学气相沉积所形成的氮化硅，但亦可为其他工艺如等离子体辅助化学气相沉积或低压化学气相沉积所形成的其他材料如氧化物、氮氧化物、碳化硅、上述的组合或类似物，甚至是形成氧化硅后进行氮化工艺。一旦形成掩模层后，可由合适的光刻工艺图案化掩模层，露出基板101将移除以形成第一沟槽103的部分。

然而本技术领域中技术人员应理解，形成掩模层的上述工艺与材料，并非保护基板101的部分并露出基板101的其他部分以形成第一沟槽103的唯一方法，可采用任何合适工艺(如图案化与显影的光刻胶)，以露出基板101将移除以形成第一沟槽103的部分。这些方法完全包含于此实施例的范畴中。

一旦形成与图案化掩模层，可形成第一沟槽103于基板101中。可由合适工艺如反应性离子蚀刻移除露出的基板101，以形成第一沟槽103于基板101中，但亦可采用任何合适工艺。在一实施例中，第一沟槽103自基板101的表面向下的第一深度可小于约

然而本技术领域中技术人员应理解，上述形成第一沟槽103的工艺仅为可能的工艺之一，而非唯一的实施例。相反地，可采用任何合适工艺形成第一沟槽103，其可采用任何数目的掩模与移除步骤。

除了形成第一沟槽103，掩模与蚀刻工艺亦可自基板101保留未移除的部分形成鳍状物107。这些鳍状物107可用于形成多栅极鳍状场效晶体管的通道区，如下所述。虽然图1A及图1B显示自基板101形成的六个鳍状物，但可采用任何数目的鳍状物107。

鳍状物107在基板101的表面处的宽度可介于约5nm至约80nm之间，比如约30nm。此外，鳍状物107彼此相隔的距离可介于约10nm至约100nm之间，比如约50nm。以此方式分开鳍状物107，可使鳍状物107各自形成分开的通道区，并足够靠近到共用共同栅极(如下述)。

此外，上述内容仅提供实施例的一例，且可由任何合适方法图案化鳍状物107。举例来说，可采用一或多道光刻工艺图案化鳍状物107，包含双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺沿着图案化的牺牲层侧步形成间隔物。接着移除牺牲层，再采用保留的间隔物图案化鳍状物107。

一旦形成第一沟槽103与鳍状物107，可将介电材料填入第一沟槽103，并使第一沟槽103中的介电材料凹陷，以形成第一隔离区105。介电材料可为氧化物材料如高密度等离子体的氧化物或类似物。在视情况清洁与衬垫第一沟槽103之后可形成介电材料，其形成方法可采用化学气相沉积法(如高深宽比工艺)、高密度等离子体化学气相沉积法或本技术领域中其他合适的形成方法。

可将介电材料超填第一沟槽103与基板101，接着以合适工艺如化学机械研磨、蚀刻、上述的组合或类似方法移除第一沟槽103与鳍状物107以外的多余材料，以将介电材料填入第一沟槽103。在一实施例中，移除工艺可移除鳍状物107上的任何介电材料，并露出鳍状物107的表面以准备进行后续工艺步骤。

一旦将介电材料填入第一沟槽103，可自鳍状物107的表面使介电材料向下凹陷。可进行凹陷步骤以露出与鳍状物107的上表面相邻的鳍状物107的侧壁的至少一部分。使介电材料凹陷的方法可采用湿蚀刻，比如将鳍状物107的上表面浸入蚀刻剂如氢氟酸，但亦可采用其他蚀刻剂(如氢气)与其他方法(如反应性离子蚀刻、采用蚀刻剂如氨与三氟化氮的干蚀刻、化学氧化物移除或干式化学清洁)。介电材料自鳍状物107的表面凹陷的距离可介于约

然而本技术领域中技术人员应理解，上述步骤仅为填入介电材料并使介电材料凹陷的所有工艺流程的部分。举例来说，亦可采用衬垫步骤、清洁步骤、退火步骤、填隙步骤、上述的组合与类似步骤，以形成第一沟槽103并将介电材料填入第一沟槽103。所有可能的工艺步骤完全包含于此实施例的范畴中。

在形成第一隔离区105之后，可形成虚置栅极介电层(或界面氧化物)、虚置栅极介电层上的虚置栅极、栅极密封间隔物80与栅极间隔物86于每一鳍状物107上。在一实施例中，虚置栅极介电层的形成方法可为热氧化、化学气相沉积、溅镀或本技术领域用于形成栅极介电层的任何其他已知方法。虚置栅极介电层在鳍状物107的顶部与侧壁上的厚度可不同，端视形成栅极介电层的技术而定。

虚置栅极介电层包含的材料可为氧化硅或氮氧化硅，其厚度为约

虚置栅极可包含导电材料，其可为多晶硅(如虚置多晶硅)、钨、铝、铜、铝铜、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钽、氮化钽、钴、镍、上述的组合或类似物。虚置栅极的沉积方法可为化学气相沉积、溅镀沉积或本技术领域中用于沉积导电材料的其他已知技术。虚置栅极的厚度可为约

一旦形成虚置栅极介电层与虚置栅极，即可图案化上述两者以形成一系列的虚置栅极堆叠于鳍状物107上。虚置栅极堆叠定义多个通道区于虚置栅极介电层之下的鳍状物107的每一侧上。虚置栅极堆叠的形成方法可为沉积与图案化栅极掩模(未图示于图1A及图1B)于虚置栅极上，其可采用本技术领域已知的沉积与光刻技术。栅极掩模可结合一般常用的掩模与牺牲材料，比如但不限于氧化硅、氮氧化硅、碳氮氧化硅、碳化硅、碳氧化硅及/或氮化硅，且其沉积厚度可介于约

一旦图案化材料成虚置栅极堆叠，即可形成栅极密封间隔物80与栅极间隔物86于虚置栅极堆叠上。栅极密封间隔物80与栅极间隔物86可形成于虚置栅极堆叠的两侧上。

栅极密封间隔物80可形成于虚置栅极堆叠、栅极掩模及/或鳍状物107的露出表面上。举例来说，可沿着虚置栅极堆叠的侧壁形成栅极密封间隔物80。在热氧化或沉积之后，可采用非等向蚀刻以形成栅极密封间隔物80。栅极密封间隔物80的组成可为氧化硅、氮化硅、氮氧化硅或类似物。

在形成栅极密封间隔物80之后，可进行轻掺杂源极/漏极区(未图示)所用的注入。可采用合适的光刻技术(如掩模)与材料(如光刻胶)以露出此结构的选定区域，以准备注入杂质至轻掺杂源极/漏极区中。可注入合适型态(如p型或n型)的杂质至选定区域中露出的鳍状物107中，并在注入时掩模与保护非选定区域。在注入之后可移除掩模。如此一来，可采用一系列合适的为影技术与合适的注入技术，以轻掺杂一或多种杂质至一或多个区域。在一些实施例中，轻掺杂的源极/漏极区的杂质浓度可为约10

可沿着虚置栅极堆叠两侧的栅极密封间隔物80的侧壁，形成栅极间隔物86。栅极间隔物86的形成方法可为顺应性沉积绝缘材料，接着非等向蚀刻绝缘材料。栅极间隔物86的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氮化硅、氮氧化物、碳化硅、碳氧化硅、上述的组合或类似物，且其形成方法可采用形成间隔物层的方法如化学气相沉积、等离子体辅助化学气相沉积、溅镀或本技术领域已知的任何其他合适方法。

在一实施例中，栅极间隔物86的厚度可介于约

一旦形成栅极间隔物86，可视情况自虚置栅极堆叠与栅极间隔物86未保护的区域移除与再成长鳍状物107。自堆叠与栅极间隔物86未保护的这些区域移除鳍状物107的方法，可为采用虚置栅极堆叠与栅极间隔物86作为硬掩模的反应性离子蚀刻，或任何其他合适的移除工艺。可持续移除步骤，直到鳍状物107与第一隔离区105的表面共平面，或低于第一隔离区105的表面。

一旦移除鳍状物107的这些部分，可放置并图案化硬掩模(未图示)以覆盖虚置栅极，进而避免再成长源极/漏极区901时(未图示于图1A及图1B，但图示于图9)成长于虚置栅极上。在一些实施例中，再成长源极/漏极区901以接触每一鳍状物107。在一些实施例中，可再成长源极/漏极区901以形成应力体，其可施加硬立至虚置栅极堆叠下的鳍状物107的通道区。在一实施例中，鳍状物107包括硅而鳍状场效晶体管为p型装置，则可选择性外延成长晶格常数不同于通道区材料的材料(如硅、硅锗、磷化硅或类似物)，以再成长源极/漏极区901。外延成长工艺采用的前驱物可为硅烷、二氯硅烷、锗烷或类似物，且可持续约5分钟至约120分钟(比如约30分钟)。在其他实施例中，源极/漏极区901可包含材料如砷化镓、磷化镓、氮化镓、磷化铟、砷化铟、锑化铟、磷砷化镓、氮化铝镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、上述的组合或类似物。然而可采用任何合适材料。装置的源极/漏极区901的外延成长材料可形成于每一鳍状物107上如分开的外延成长区，或可一起成长成合并的外延成长结构，端视所需的应用而定。

一旦形成源极/漏极区901，可注入合适掺杂至源极/漏极区901以得鳍状物107中的掺杂。举例来说，可注入p型掺杂如硼、镓、铟或类似物以形成p型金属氧化物半导体装置。举例来说，可注入p型掺杂如硼、镓、铟或类似物以形成p型金属氧化物半导体装置。在另一实施例中，可注入n型掺杂如磷、砷、锑或类似物以形成n型金属氧化物半导体装置。注入这些掺杂的方法可采用虚置栅极堆叠、栅极密封间隔物80与栅极间隔物86作为掩模。值得注意的是，本技术领域中技术人员应理解可采用许多其他工艺、步骤或类似方法注入掺杂。举例来说，本技术领域中技术人员应理解可采用间隔物与衬垫层的多种组合进行多道注入工艺，以形成特定目的所用的特定形状或特性的源极/漏极区901。可采用任何所述工艺或其他合适工艺注入掺杂，且上述说明并非用于局限此实施例至所述步骤。

此外，此时可移除在形成源极/漏极区901时覆盖虚置栅极的硬掩模。在一实施例中，移除硬掩模的方法可采用湿蚀刻或干蚀刻工艺，其对硬掩模的材料具有选择性。然而可采用任何合适的移除工艺。

一旦成长源极/漏极区901并适当地注入轻掺杂源极/漏极区，可形成接点蚀刻停止层87于源极/漏极区901上。接点蚀刻停止层87的介电材料可顺应性地沉积于源极/漏极区901的露出表面上、沿着栅极间隔物86的露出侧壁、沿着面对源极/漏极区901的栅极密封间隔物80的露出侧壁、并位于虚置栅极堆叠的上侧表面的虚置栅极掩模及栅极密封间隔物80的平坦表面上。在一些实施例中，接点蚀刻停止层87的形成方法可采用化学气相沉积工艺，以暴露结构至沉积腔室中进行的等离子体活化工艺与一或多个前驱物。化学气相沉积工艺可为原子层沉积、等离子体辅助化学气相沉积、低压化学气相沉积或类似工艺。

在一些实施例中，顺应性沉积接点蚀刻停止层87的介电材料如含氮化硅的复合化合物(如碳氮化硅、碳氮氧化硅或类似物)或其他合适化合物如碳氧化硅，且其厚度可介于约

接着形成第一层间介电层119(如第零层的层间介电层)于接点蚀刻停止层87上。第一层间介电层119可包含材料如氧化硅或硼磷硅酸盐玻璃，但亦可采用任何合适的介电材料。第一层间介电层119可形成于接点蚀刻停止层87与源极/漏极区901上，其形成工艺可采用等离子体辅助化学气相沉积，但亦可采用其他工艺如低压化学气相沉积。第一层间介电层119的厚度可介于约

在形成第一层间介电层119之后，可平坦化第一层间介电层119以准备对第一层间介电层119进行后续工艺。在一实施例中，可采用平坦化工艺如化学机械研磨以平坦化第一层间介电层119与接点蚀刻停止层87，使第一层间介电层119、接点蚀刻停止层87与虚置栅极堆叠共平面。如此一来，虚置栅极、栅极密封间隔物80、栅极间隔物86、接点蚀刻停止层87与第一层间介电层119的上表面共平面。综上所述，由第一层间介电层119露出虚置栅极的上表面。在一些实施例中，可保留虚置栅极掩模或其部分，而平坦化工艺使第一层间介电层119、蚀刻停止层87、栅极密封间隔物80与栅极间隔物86的上表面与虚置栅极掩模的上表面齐平。然而亦可采用任何其他合适方法，比如一或多道蚀刻工艺。

一旦平坦化第一层间介电层119，即可接着移除虚置栅极堆叠的构件(比如虚置栅极掩模、虚置栅极与虚置栅极介电层的任何保留部分)。在一实施例中，可采用一或多道蚀刻如一或多道湿蚀刻工艺，以移除虚置栅极堆叠的这些构件。然而可采用任何合适的移除工艺。

一旦移除虚置栅极堆叠，即可再填充留下的开口以形成金属栅极堆叠95。在一些实施例中，金属栅极堆叠95包括栅极介电层92、衬垫层94A、任何数目的功函数调整层94B与填充材料94C。

在一些实施例中，栅极介电层92为高介电常数材料如氧化铪、硅酸铪、氮氧化和硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化镧、氧化锆、氧化钽、上述的组合或类似物，且其沉积工艺可为原子层沉积、化学气相沉积或类似方法。栅极介电层92的沉积厚度可介于约

衬垫层94A可与栅极介电层92相邻，其组成可为金属材料如钛硅化物、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、氮化钽、钌、钼、氮化钨、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属的铝酸盐、硅酸锆、铝酸锆、上述的组合或类似物。衬垫层94A的沉积工艺可采用原子层沉积、化学气相沉积、溅镀或类似方法，且其厚度可介于约

在一些实施例中，第一功函数调整层94B

第二功函数调整层94B

填充材料94C填入移除虚置栅极所留下的开口。在一实施例中，填充材料94C为金属材料如钨、氮化钛、铝、铜、铝铜、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、钽、氮化钽、钴、镍、上述的组合或类似物，其沉积工艺可采用原子层沉积、化学气相沉积、溅镀或类似物方法，以填入及/或超填移除虚置栅极所留下的开口。在具体实施例中，填充材料94C的沉积厚度介于约

一旦移除虚置栅极所留下的开口被填满，即可平坦化材料以移除开口(移除虚置栅极所留下的开口)之外的任何材料。在具体实施例中，移除方法可采用平坦化工艺如化学机械研磨，直到金属栅极堆叠95在鳍状物107上的第一高度H1介于约

一旦平坦化金属栅极堆叠95，可形成第一硬掩模301于结构上。在一实施例中，第一硬掩模301的材料为氮化钛或氮化钽，且其沉积工艺可为原子层沉积、化学气相沉积或物理气相沉积。第一硬掩模301的厚度可介于约3nm至约10nm之间，比如约5nm。然而可采用任何合适的材料、沉积工艺与厚度。

在沉积第一硬掩模301之后，可进行背面清洁工艺。背面清洁工艺可包含一或多种清洁方法(比如表面清洁、除氧化物工艺及/或表面活化)，以自第一硬掩模301的表面移除任何残留的化学机械研磨的研磨液与原生氧化物层。亦可采用除氧化物工艺移除原生氧化物层。亦可采用这些清洁方法的任何组合，或任何其他合适的清洁方法。

具体而言，图1A显示半导体装置100的剖视图(X切面)，其穿过第一装置区106与第二装置区108中相邻的鳍状物107之间的区域中的相邻装置区的金属栅极堆叠95，并沿着基板101中的鳍状物107的长度方向。在一些实施例中，金属栅极堆叠95的第一栅极长度介于约

图1B具体显示半导体装置100的剖视图(Y切面)，其沿着图1A的第二装置区108的金属栅极堆叠95的长度方向。图1B亦显示金属栅极堆叠95可延伸于相邻装置区(如第二装置区108与另一第一装置区106)的鳍状物107上。如图所示，金属栅极堆叠95延伸于多个鳍状物107上。虽然附图中有六个鳍状物，但此仅用于说明目的而不局限鳍状物至任何数目。图1B亦显示穿过相邻装置区之间的金属栅极堆叠95的切线X-X。

如图2A及图2B所示，形成第二硬掩模303于第一硬掩模301上。在一实施例中，第二硬掩模303可为单层材料，或可为多种材料的复合层如双层材料。在一些实施例中，第二硬掩模303的材料包括介电材料如氮化硅或碳氮化硅。然而可采用任何合适材料或其组合。

在一些实施例中，第二硬掩模303包括双层材料。双层材料的第一子层可为第一介电材料(如氮化硅)，其沉积工艺可采用原子层沉积、化学气相沉积或物理气相沉积，且沉积厚度可介于约30nm至约40nm之间(比如约34nm)。双层材料的第二子层可为第二介电材料如相同材料(如氮化硅)或不同材料(如碳氮化硅)，其沉积工艺可采用原子层沉积、化学气相沉积或物理气相沉积，且沉积厚度可介于约30nm至约40nm之间(比如约34nm)。然而可采用任何合适的沉积工艺与任何合适厚度。

在形成第二硬掩模303之后，可视情况在硬掩模303上进行表面处理，有助于保护第二硬掩模303并准备额外工艺所用的第二硬掩模303。在一实施例中，视情况进行的表面处理可为除渣处理如等离子体处理，其中第二硬掩模303的表面暴露至氩气、氮气、氧气或混合的氩气/氮气/氧气的大气环境的等离子体。亦可视情况进行除渣清洁工艺。然而一可采用任何合适的表面处理、任何合适的清洁工艺与任何合适的上述的组合。

如图3A及图3B所示，将第一光刻胶401置于第二硬掩模303上。接着曝光与显影第一光刻胶401以图案化第一光刻胶401，可形成后续图案化第二硬掩模303所用的掩模。在一实施例中，第一光刻胶401为三层光刻胶，其包含底抗反射涂层403、中间掩模层405与顶光刻胶层407。图3A及图3B所示的实施例中，第一光刻胶401为三层光刻胶，且可采用极紫外光形成第一图案350于顶光刻胶层407中。然而可采用任何合适种类的光敏材料或材料的组合，且可采用任何合适的图案化工艺。

如图4A及图4B所示，一旦图案化第一光刻胶401的第一图案350，即可将第一图案350转移至第二硬掩模303，以自第二硬掩模303的第一图案350露出第一硬掩模301。在一实施例中，转移第一图案350的方法可采用一或多道非等向蚀刻工艺如一或多道反应性离子蚀刻工艺，以依序蚀刻穿过中间掩模层405、底抗反射涂层403与第二硬掩模303。在一些实施例中，第二硬掩模303的图案的第一长度L1可介于约70nm至约150nm之间(比如约125nm)，而第一宽度W1可介于约16nm至约30nm之间(比如约21nm)。然而可采用任何合适工艺、任何合适宽度与任何合适长度。

此外，若在一或多个蚀刻工艺时未完全移除第一光刻胶401，一旦图案化第二硬掩模303即可移除第一光刻胶401。在一实施例中，可采用热工艺如灰化移除顶光刻胶层407，其升高顶光刻胶层407的温度直到热分解且可轻易移除顶光刻胶层407。一旦移除顶光刻胶层407，可采用一或多道蚀刻工艺移除中间掩模层405与底抗反射涂层403。

可在移除第一光刻胶401同时或之后进行湿式清洁，端视需要而定。在一实施例中，可采用溶液如SC-1或SC-2清洁溶液，但亦可采用其他溶液如硫酸与过氧化氢的混合物(SPM)或氢氟酸溶液。可采用充气工艺(如氮气充气)以净化任何不想要的污染或反应物。然而可采用任何合适的溶液或任何合适的工艺，其包含于本发明实施例的范畴中。

图5A及图5B为形成沟槽701(未图示于图5A及图5B，但图示于图6A及图6B)一开始所用的多步骤蚀刻与沉积工艺。在此工艺中，可沿着第二图案550的侧壁陈基初始的掩模层601，且沉积之后可进行介电突破工艺以露出下方材料，并沿着侧壁保留掩模层601。由于掩模层601保护侧壁并露出下方材料，可采用另一蚀刻工艺向下延伸沟槽701而不横向加宽沟槽701。此外，由于蚀刻工艺可消耗一些掩模层，因此可重复多步工艺(比如沉积掩模层、介电突破蚀刻与延伸沟槽701)以进一步延伸沟槽701的深度而不加宽沟槽701的宽度，如下详述。

在沉积掩模层的一实施例中，掩模层601包含的材料可与第二硬掩模303的材料类似。如此一来，一实施例的第二硬掩模303的组成为氮化硅，而掩模层601的组成亦可为氮化硅。然而掩模层601亦可包含不同于第二硬掩模303的其他材料或其他组成。

在一实施例中，掩模层601的沉积工艺可为原子层沉积、化学气相沉积、溅镀、上述的组合或类似工艺。在一些实施例中，掩模层601可为顺应性的层状物，其位于第二硬掩模303上、沿着第二硬掩模303中的第一图案350的垂直侧壁以及位于第一图案350中的第一硬掩模301上。在一些实施例中，掩模层601的第一厚度Th1介于约1.5nm至约7nm之间，比如约5nm。举例来说，具体实施例中的掩模层601的第一厚度Th1介于约1.5nm至约7nm之间，比如约5nm。然而可采用任何合适的沉积工艺与任何合适厚度。

图5A及图5B显示继续切割金属栅极的工艺。一旦沉积掩模层601，即可进行切割金属栅极的工艺。在一实施例中，非等向蚀刻工艺可移除掩模层601的底部，并沿着第二硬掩模303中的第一图案350的垂直侧壁保留掩模层601的垂直部分。如此一来，掩模层601的保留部分的厚度会减少第一图案350的尺寸，以形成第二图案550于第二硬掩模303中并自第二图案550露出第一硬掩模301。在一些实施例中，第二硬掩模303中的第二图案550的第二长度L2介于约60nm至约140nm之间(比如约115nm)，而第二宽度W2介于约6nm至约20nm之间(比如约11nm)。然而可采用任何合适工艺、任何合适宽度与任何合适长度。

如图6A至图6C所示，可重复沉积与蚀刻工艺的循环(循环沉积与蚀刻工艺的初始沉积步骤为沉积掩模层601)，以蚀刻沟槽701穿过下方的第一硬掩模301与金属栅极堆叠95。在这些附图中，图6A及图6C显示工艺后段的剖视图，而图6B显示移除第二掩模层703之前的中间工艺步骤(如下详述)。

在初始蚀刻时，可先延伸第二图案550(见图5B)穿过第一硬掩模301。在一实施例中，第二图案550延伸穿过第一硬掩模301以露出金属栅极堆叠95的方法，可采用一或多道方向性蚀刻工艺，如反应性离子蚀刻工艺。然而可采用任何合适方法图案化第一硬掩模301，比如湿蚀刻突破。

一旦图案化第一硬掩模301，即可采用多步蚀刻与沉积工艺，以蚀刻穿过金属栅极堆叠95并延伸第二图案550至基板101中。举例来说，多步蚀刻与沉积工艺在沉积掩模层601之后，可继续进行介电层突破工艺以露出下方的金属栅极堆叠95的材料。在本发明一些实施例中，多步蚀刻与沉积工艺(在初始沉积掩模层601之后)可持续进行初始蚀刻，其采用的工艺气体可为但不限于氯气、三氯化硼、氩气、甲烷、四氟化碳或上述的组合。初始蚀刻金属栅极堆叠95的压力可介于约2.5mTorr至约25mTorr之间。可在初始蚀刻中施加射频功率，其可介于约250瓦至约2500瓦之间。亦可施加偏电压，其介于约25伏特与约750伏特之间。当初始蚀刻工艺延伸第二图案550以部分地(但非完全)穿过金属栅极堆叠95时，即可停止初始蚀刻工艺。

之后由于初始的蚀刻工艺亦可移除掩模层601(但移除速率较慢)，第二沉积工艺亦可在后续蚀刻(如下述)加宽度二图案550之前，再形成掩模如第二掩模层703。在一实施例中，第二沉积工艺形成第二掩模层703，其侧壁部分位于沟槽701的侧壁上以保护沟槽侧壁，且在向下延伸沟槽701时不横向扩大沟槽701的上侧部分。在本发明一些实施例中，采用含四氯化硅、氧气、氩气与类似物的工艺气体进行第二沉积工艺，以形成第二掩模层703。如此一来，最终的第二掩模层703包含氧化硅而非氮化硅于其中，其可或可不与额外元素如碳复合。然而其他实施例中的第二掩模层703亦可与掩模层601的材料类似，比如氮化硅。最终的第二掩模层703的厚度可介于约2nm至约4nm之间(比如约3nm)。

之后进行令一介电层突破工艺，以非等向蚀刻/轰击工艺移除沟槽701的底部的第二掩模层703的底部，并自其他水平表面移除第二掩模层703。在一些实施例中，碳与氟的气体(如六氟丁二烯)可用于蚀刻第二掩模层的底部。在一些实施例中，蚀刻工艺时亦可减少第二硬掩模303的上表面上的第二掩模层703的部分的厚度及/或沟槽701的侧壁上的第二掩模层703的部分的厚度。

一旦形成第二掩模层703，可进行另一蚀刻工艺以延伸沟槽701，使其更深入金属栅极堆叠95。在一实施例中，除了初始蚀刻工艺外，还可进行后续蚀刻工艺如上述，然而可采用任何合适的蚀刻工艺。

在一些实施例中，蚀刻金属栅极堆叠95的步骤采用多个沉积-蚀刻循环，而每一循环包括介电层沉积工艺、介电层突破工艺与蚀刻工艺以向下延伸沟槽701。每一沉积-蚀刻循环造成沟槽701进一步向下延伸，直到蚀穿金属栅极堆叠95。在一些实施例中，可重复两次至二十次(如十次)的工艺，但亦可采用任何合适的重复次数。

此外，一旦蚀刻穿过金属栅极堆叠95，即可进一步延伸第二图案550以穿过第一隔离区105。在一实施例中，采用上述的沉积-蚀刻循环延伸第二图案550。然而可依据第一隔离区105的材料需求调整蚀刻化学剂。然而可采用任何合适的方法延伸第二图案550穿过第一隔离区105以露出下方的基板101，比如直接蚀刻而不形成第二掩模层703。

最后一旦蚀刻穿过第一隔离区105并露出半导体基板101，第二图案550更延伸至半导体基板中以形成沟槽701，如图6B所示。图6B所示的中间步骤在形成第二掩模层703之后，但在蚀刻基板101之前。在一实施例中，可采用沉积-蚀刻循环延伸第二图案550，如上所述。然而可调整蚀刻化学剂，端视基板101的材料需求而定。

在本发明一些实施例中，蚀刻基板101的工艺可采用的气体可为但不限于氯气、六氟丁二烯、三氯化硼、氮气、氧气、溴化氢或上述的组合。蚀刻压力可介于约5mTorr至约50mTorr之间。初始蚀刻中可施加射频功率，其可介于约100瓦至约2400瓦之间。亦可施加偏电压，其介于约20伏特至约1000伏特之间。

可重复所需次数的沉积与蚀刻循环，以延伸第二图案550穿过基板101。在一些实施例中，可重复两次至十次的工艺，但亦可采用任何合适的重复次数。此外，可采用任何其他合适方法延伸第二图案550穿过基板101以形成沟槽701的底部，比如直接蚀刻而不形成第二硬掩模703。

如图6C所示，一旦采用第二掩模层703形成沟槽701，即可采用暴露与之后的退火工艺的多次循环以移除第二掩模层703的任何残留物。在一实施例中，第二掩模层703为氧化硅，且移除第二掩模层703的方法可为导入氢氟酸与氨等蚀刻剂至第二掩模层703。氢氟酸与氨可彼此反应并与第二掩模层703中存在的氧化物反应，以产生六氟化硅二铵盐于第二掩模层703的表面上，接着可采用退火工艺加热以分解六氟化硅二铵盐成氮气、水、四氟化硅与氨等可移除的蒸气。在一实施例中，第二掩模层703的退火工艺可加热至介于约80℃至约200℃(比如约100℃)，且历时介于约60秒至约180秒之间。然而可采用任何合适的方法以移除第二掩模层703，比如湿蚀刻工艺。

在移除第二掩模层703之后，可视情况进行第二湿式清洁以准备后续工艺所用的结构。在一实施例中，可采用SC-1或SC-2的清洁溶液，但亦可采用其他溶液如硫酸与过氧化氢的混合物或氢氟酸溶液。然而可采用任何合适溶液或人和合适工艺，且其完全包含于实施例的范畴中。

一旦完全移除并清洁第二掩模层703，沟槽701延伸穿过金属栅极堆叠95与第一隔离区105至基板101中。在一些实施例中，沟槽701在鳍状物顶部的水平具有第四宽度W4，在沟槽701的底部具有小于第四宽度W4的第五宽度W5，具有穿过第一隔离区105的第一深度D1，且具有穿入基板101的第二深度D2。在一些实施例中，沟槽701的第四宽度W4介于约14nm至约24nm之间，第五宽度W5介于约1nm至约30nm之间(比如约15nm)，第一深度D1介于约30nm至约90nm之间(比如约40nm或约80nm)，且第二深度D2介于约0nm至约40nm之间(比如约30nm)。然而沟槽701的第四宽度W4、第一深度D1与第二深度D2可采用任何合适的宽度与合适的深度。

如图7A及图7B所示，将填充材料902填入沟槽701以分开金属栅极堆叠95。在一实施例中，填充材料902可为单层材料，或多层材料如双层材料。在一实施例中，一材料层或每一材料层可包含氮化硅或碳氮化硅。然而可采用任何合适材料或其组合。在一些实施例中，填充材料902的沉积工艺可采用原子层沉积、化学气相沉积或物理气相沉积，且沉积厚度可介于约20nm至约50nm之间(比如约30nm)。然而可采用任何合适的沉积工艺与任何合适厚度以形成填充材料902。

如图8A及图8B所示，平坦化填充材料902并移除第一硬掩模301。在一实施例中，可进行平坦化如化学机械研磨工艺，以平坦化填充材料902、金属栅极堆叠95与第一间隔物113。在工艺中亦可移除第一硬掩模301。如此一来，锚定的切割金属栅极插塞903可穿过金属栅极堆叠95，以有效地切割金属栅极堆叠使其彼此分开。锚定的切割金属栅极插塞903亦可穿过第一隔离区105至半导体装置100的基板101中。在一些实施例中，锚定的切割金属栅极插塞903的第二高度H2介于约60nm至约90nm之间，比如约75nm。然而可采用任何合适厚度。

此外，用于移除多余的填充材料902的化学机械研磨工艺，此时亦可用于减少金属栅极堆叠95的高度。在一实施例中，鳍状物107上的金属栅极堆叠95的高度可减少至高度H3，其介于约

此外如图8A所示，形成所述的锚定的切割金属栅极插塞903以延伸至基板101中的多个沟槽中。由于蚀刻工艺(搭配图6A至图6C说明如上)蚀刻沟槽上的材料的速率，比移除沟槽之间的材料(如第一层间介电层119)的速率快，因此这些沟槽彼此分开。如此一来，锚定的切割金属栅极插塞903可自基板101中的一沟槽中连续延伸至基板101中的第二沟槽中。

图9为一些实施例的步骤中，穿过第一装置区106与第二装置区108的两个相邻装置的源极/漏极区901的剖视图。在具体实施例中，可形成n型装置911(如n型金属氧化物半导体装置)于第一装置区106中，并形成第一p型装置913(如p型金属氧化物半导体装置)于第二装置区108中以与n型装置911相邻，且n型装置911与第一p型装置913隔有半导体装置100的锚定的切割金属栅极插塞903。可采用栅极间隔物86形成源极/漏极区901、涂布接点蚀刻停止层87于源极/漏极区901上、并埋置源极/漏极区901于第一层间介电层119中，且可采用图1A及图1B所述的类似材料与工艺形成源极/漏极区901。

一旦形成源极/漏极区901与金属栅极堆叠95于第一装置区106与第二装置区108中，即可形成锚定的切割金属栅极插塞903，如上所述。在形成沟槽701穿过金属栅极堆叠95时(如上述)，一些实施例的沟槽701亦可穿过第一层间介电层119、接点蚀刻停止层87与第一隔离区105，并穿入第一装置区106与第二装置区108的一或多者中的相邻装置的源极/漏极区901之间的基板101中。在一些实施例中，沟槽701可切入基板101至n型装置911的第一掺杂区905(如p型井)与第一p型装置913的第二掺杂区907(如p型井)之间的界面，而锚定的切割金属栅极插塞903形成于沟槽701中，如搭配图9说明的上述内容。

在此处所述的实施例中，锚定的切割金属栅极插塞903在操作时可大幅降低半导体装置100中的掺杂区之间的界面的漏电流909(击穿电子流)。举例来说，锚定的切割金属栅极插塞903，可捕获n型装置911的第一掺杂区905(如p型井)与第一p型装置913的第二掺杂区907(如n型井)之间的界面的锚定区915中的负电子。随着锚定的切割金属栅极插塞903至基板101中的深度(如第二深度D2)增加，切割金属栅极插塞903在这些界面提供的电阻等级越大。如此一来，锚定的切割金属栅极插塞903可进一步减少漏电流以改善半导体装置100的电压触发效能。

由电压触发测试结果，可知电压触发效能改善。举例来说，一些实施例采用上述工艺可增加电压触发到介于约1740mV至约1970mV之间，其远高于未采用这些实施例的电压触发(介于约1620mV至约1850mV之间)。如此一来，可增加约120mV的电压触发。

图10A及图10B为一些其他实施例的半导体装置100的形成步骤时，分别穿过三个相邻装置的源极/漏极区901与金属栅极堆叠95的剖视图。三个相邻装置(由左至右)包含第一p型装置913(如p型金属氧化物半导体装置)形成于第二装置区108中，n型装置911(如n型金属氧化物半导体装置)形成于第一装置区106中，与第二p型装置1013(如p型金属氧化物半导体装置)形成于另一第二装置区108中。图10A及图10B亦显示一些实施例中，形成源极/漏极接点结构1001、源极/漏极接点插塞1009与栅极接点结构1012。源极/漏极接点插塞1009与栅极接点结构1012可提供外部连接至三个相邻装置的源极/漏极区901与金属栅极堆叠95。

图10A所示的具体实施例中，形成第一p型装置913中的源极/漏极区901于鳍状物107上，如合并的外延成长结构。形成第二p型装置1013中的源极/漏极区901的外延成长材料于鳍状物107上，如合并的外延成长结构。n型装置区911中的源极/漏极区901的外延成长材料为彼此分开的个别外延成长区。

图10A亦显示一些实施例中，与三个相邻装置的源极/漏极区901相邻的两个锚定的切割金属栅极插塞903。锚定的切割金属栅极插塞903的第一插塞与第一p型装置913相邻，并埋置于第一p型装置913的基板101中。在一些实施例中，锚定的切割金属栅极插塞903的第二插塞埋置于基板101中的n型装置911与第二p型装置1013之间的界面。如此一来，在操作半导体装置时，锚定的切割金属栅极插塞903的第二插塞可提供高电阻，以减少n型装置911与第二p型装置1013之间的漏电流909(如击穿电子流)。如此一来，在操作半导体装置100时，n型装置911的第一掺杂区905(如p型井)与第二p型装置1013的第二掺杂区907(如n型井)之间的界面的锚定区915捕获电子。

源极/漏极接点结构1001的形成方法中，一开始可形成第一隔离层1003(如蚀刻停止层)于锚定的切割金属栅极插塞903与第一层间介电层119的平坦表面上。在一些实施例中，可将锚定的切割金属栅极插塞903的材料超填沟槽701，并减少超填材料的高度至第一隔离层1003所需的高度，以形成第一隔离层1003。在其他实施例中，可采用适于沉积与平坦化锚定的切割金属栅极插塞903的任何材料(如氮化硅)与工艺(如等离子体辅助化学气相沉积及/或化学机械研磨)，以沉积另一介电层于锚定的切割金属栅极插塞903与第一层间介电层119的平坦化表面上，如上所述。在一些实施例中，第一隔离层1003的厚度可介于约

一旦形成第一隔离层1003，可采用形成第一层间介电层119所用的任何材料与任何方法，以沉积第二层间介电层1005于第一隔离层1003上。在一些实施例中，第二层间介电层1005的厚度可介于约

一旦形成第二层间介电层1005，可沉积掩模层(未图示于图10A及图10B)，并采用光刻图案化掩模层，以形成开口穿过掩模层且露出源极/漏极区901上的区域中的第二层间介电层1005的表面。可采用掩模与一或多种合适的蚀刻工艺(如非等向的反应性离子蚀刻)与一或多种工艺气体(如含碳与氟的气体如四氟化碳、二氟甲烷、氟仿或类似物)，移除源极/漏极区901上的材料，以形成开口至这些区域中。一些实施例在移除第一层间介电层119时，亦可蚀刻与一或多个源极/漏极区901相邻的锚定的切割金属栅极插塞903的材料，以拉回锚定的切割金属栅极插塞903。一旦形成开口并露出源极/漏极区901，即可移除掩模层，且移除方法可为灰化工艺。此外，在形成源极/漏极接点结构1001之前，可视情况在开口中进行清洁工艺。

在一些实施例中，沉积一或多种导电材料如衬垫层(比如扩散阻挡层、粘着层或类似物)与导电材料层，以形成源极/漏极接点结构1001于开口中。衬垫层所用的材料例子可包含钛、氮化钛、钽、氮化钽或类似物，且导电材料所用的材料例子可包含钨、铜、铜合金、银、金、钴、铝、镍或类似物，且这些材料的沉积方法可采用电镀、无电镀、印刷、化学气相沉积工艺或物理气相沉积工艺。一旦沉积导电材料，可进行平坦化工艺如化学机械研磨，以自第二层间介电层1005的表面移除多余材料，并平坦化源极/漏极接点结构1001与第二层间介电层1005。在形成源极/漏极接点结构1001之前，可视情况沿着源极/漏极区901的表面形成硅化物，端视需要而定。如此一来，源极/漏极区901上的源极/漏极接点结构1001可物理与电性耦接至源极/漏极区901的外延成长材料的露出部分。在一些实施例中，源极/漏极接点结构1001可形成于锚定的切割金属栅极插塞903上并与其交界。不同装置区中的源极/漏极区901上的源极/漏极接点结构1001的形成方法可采用不同材料与不同工艺，或采用相同材料与相同工艺。

如图10A所示的一些实施例，形成源极/漏极接点结构1001于第一p型装置913的合并外延成长结构如源极/漏极区901上并与其物理连接，以及n型装置911的个别外延成长结构如源极/漏极区901上并与其物理连接。在一些实施例中，另一源极/漏极接点结构1001形成于锚定的切割金属栅极插塞903上并与其物理连接，且形成于第二p型装置1013的合并外延成长结构如源极/漏极区901与n型装置911的个别外延成长结构如源极/漏极区901上并与其物理连接。

一旦平坦化源极/漏极接点结构1001与第二层间介电层1005，即形成源极/漏极接点插塞1009于源极/漏极接点结构1001上。源极/漏极接点插塞1009的形成方法，一开始可形成第二隔离层1007(如第二蚀刻停止层)与第三层间介电层1011于源极/漏极接点结构1001与第二层间介电层1005的平坦表面上。第二隔离层1007及第三层间介电层1011的形成方法，可与第一隔离层1003及第二层间介电层1005的形成方法类似，但亦可采用任何合适的材料与方法。

一旦沉积第二隔离层1007与第三层间介电层1011，即可图案化第二隔离层1007与第三层间介电层1011以露出源极/漏极接点结构1001的部分。可采用任何蚀刻工艺与适于形成源极/漏极接点结构1001所用的开口的上述工艺气体，形成开口穿过第三层间介电层1011与第二隔离层1007。在一些实施例中，露出源极/漏极接点结构1001的图案化工艺亦可用于露出源极/漏极接点结构1001准备形成栅极接点结构1012的区域(如图10B所示)。源极/漏极接点插塞1009可形成于源极/漏极接点结构1001的露出区域上。源极/漏极接点插塞1009的形成方法可采用适于形成源极/漏极接点结构1001所用的任何材料与工艺，如上所述。在一些实施例中，栅极接点结构1012与源极/漏极接点插塞1009包括阻挡层与导电材料。

如图10B所示的一些实施例，亦可形成栅极接点结构1012于金属栅极堆叠95上。在一实施例中，栅极接点结构1012可与源极/漏极接点插塞1009一起形成，或采用与源极/漏极接点插塞1009类似的工艺与材料(比如光刻掩模与蚀刻工艺之后，进行导电材料填充工艺)形成栅极接点结构1012。在一些实施例中，第一p型装置913与n型装置911可共用两个装置的鳍状物107之上的共同栅极堆叠，如图10B所示。如此一来，可采用单一的栅极接点结构1012作为外部连接，以连接至第一p型装置913与n型装置911的栅极。图10B亦显示一些实施例中，切割金属栅极插塞903可用于分开n型装置911的金属栅极堆叠95与第一p型装置913的金属栅极堆叠95。

在一实施例中，半导体装置的形成方法包括形成鳍状物于半导体基板上；形成金属栅极于鳍状物上；蚀刻金属栅极以形成沟槽穿过金属栅极至半导体基板中；以及沉积介电材料于沟槽中，其中介电材料延伸至半导体基板中的n型装置与p型装置之间的界面。在一实施例中，蚀刻金属栅极之后的沟槽延伸至半导体基板中的深度不大于40nm。在一实施例中，蚀刻金属栅极至半导体基板的步骤形成多个凹陷于半导体基板中。在一实施例中，蚀刻金属栅极的步骤还包括进行一系列沉积-蚀刻工艺。在一实施例中，一系列沉积-蚀刻工艺包括在蚀刻工艺之前沉积介电侧壁衬垫层。在一实施例中，上述方法还包括平坦化介电材料。在一实施例中，沉积介电材料的步骤沉积氮化硅。

在一实施例中，半导体装置的形成方法包括：图案化半导体基板以形成隔离区与鳍状物于半导体基板中；形成金属栅极堆叠于鳍状物与隔离区上；进行多个蚀刻循环移除金属栅极堆叠、隔离区与半导体基板的部分，以形成开口穿过金属栅极堆叠与隔离区至半导体基板中，且蚀刻循环分开金属栅极堆叠的第一部分与第二部分；以及沉积介电材料以填入开口。在一实施例中，蚀刻循环还包括沉积衬垫层；以及蚀穿衬垫层的一部分。在一实施例中，蚀刻循环还包括在蚀穿衬垫层的部分之后延伸开口。在一实施例中，开口包括半导体基板中的第一凹陷；以及半导体基板中的第二凹陷，且第一凹陷与第二凹陷分开。在一实施例中，方法还包括平坦化介电材料与金属栅极堆叠的上表面。在一实施例中，平坦化介电材料之后，介电材料自第一凹陷中的一点连续至第二凹陷中的一点。在一实施例中，开口在鳍状物上表面的水平具有第一宽度，并在半导体基板的水平具有第二宽度，且第二宽度小于第一宽度。

在一实施例中，半导体装置包括：n型装置的第一栅极，位于半导体基板的第一鳍状物上；p型装置的第二栅极，位于半导体基板的第二鳍状物上；以及切割金属栅极插塞，分开第一栅极与第二栅极，其中切割金属栅极插塞延伸至半导体基板中的n型装置与p型装置之间的界面。在一实施例中，切割金属栅极插塞延伸至半导体基板中的深度小于约40nm。在一实施例中，半导体装置还包括隔离区于第一鳍状物与第二鳍状物之间，且切割金属栅极插塞延伸穿过隔离区。在一实施例中，n型装置的源极/漏极接点结构形成于切割金属栅极插塞上。在一实施例中，切割金属栅极插塞包括氮化硅。在一实施例中，具有第一栅极的鳍状场效晶体管的电压触发介于约1850mV至1970mV之间。

上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。