半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的结构变得越来越复杂，互连结构的连接关系更加复杂。

在金属互连结构中，往往同一层的不同金属层需要和不同深度的金属层进行连接，这就增加了半导体结构形成工艺的难度。

现有技术形成的金属互连结构的电性能较差。

发明内容

本发明解决的问题是提供一半导体结构及其工作方法，能够改善金属互连结构的电性能。

本发明技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括：第一导电层；覆盖所述第一导电层的第一介质层；位于所述第一介质层中的第二导电层，所述第一介质层暴露出所述第二导电层顶部表面；位于所述第二导电层和第一介质层上的第二介质层；对所述第二介质层进行图形化，在所述第二介质层中形成第一接触孔和第二接触孔，所述第一接触孔底部暴露出所述第二导电层；对所述第二介质层进行图形化之后，在所述第二导电层表面形成遮蔽层，所述遮蔽层的材料为介电材料；形成所述遮蔽层之后，对所述第二接触孔底部的第一介质层进行刻蚀至暴露出所述第一导电层，在所述第一介质层中形成第三接触孔；在所述第三接触孔中形成第一插塞；形成所述第一插塞之后，去除所述遮蔽层；去除所述遮蔽层之后，在所述第二接触孔中形成第二插塞，并在所述第一接触孔中形成第三插塞。

可选的，在所述第二导电层表面形成所述遮蔽层的步骤包括：对所述第二导电层表面部分材料进行第一介质化处理，形成所述遮蔽层。

可选的，所述第一介质化处理的工艺包括氧化工艺、灰化工艺或氮化工艺。

可选的，去除所述遮蔽层之后，在所述第二导电层中形成第一凹槽；所述第三插塞还位于所述第一凹槽中。

可选的，在所述第二导电层表面形成遮蔽层的步骤包括：以所述第二导电层为种子层，在所述第二导电层表面沉积金属层；对所述金属层进行第二介质化处理，形成所述遮蔽层。

可选的，所述金属层为第一过渡系或第二过渡系的过渡金属。

可选的，在所述第二导电层表面沉积金属层的步骤包括：向所述第二导电层表面通入前驱体分子，所述前驱体分子包括与三个杂配物双配位基配体络合的第二过渡系和第三过渡系的过渡金属中心；对所述前驱体的配体进行热学溶解，形成所述金属层。

可选的，形成所述金属层的工艺包括原子层沉积工艺或化学气相沉积工艺。

可选的，去除所述遮蔽层之后，形成所述第二插塞之前，还包括：对所述第二导电层进行刻蚀，在所述第二导电层中形成第二凹槽；所述第二插塞还位于所述第二凹槽中。

可选的，所述遮蔽层的材料为氧化锆、氮化铪、氧化钨、氧化铝、氧化钌或氧化钛。

可选的，所述遮蔽层的厚度为5埃～10埃。

可选的，所述第二导电层的材料为钌、钨或铜。

可选的，去除所述遮蔽层的工艺包括湿法刻蚀工艺。

可选的，去除所述遮蔽层的刻蚀气体包括氯气、氧气和氩气。

可选的，在所述第三接触孔中形成第一插塞的工艺包括：自下而上的金属生长工艺；形成所述第三插塞和第二插塞的工艺包括：自下而上的金属生长工艺。

可选的，所述第一介质层的材料为氧化硅、氮化硅或氮氧化硅；所述遮蔽层的材料为金属氧化物或金属氮化物。

可选的，所述第一插塞与所述第二导电层的表面齐平。

可选的，还包括：对所述第二插塞和第三插塞进行平坦化处理。

本发明技术方案还提供一种根据上述方法形成的半导体结构

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构的形成方法中，在形成所述第一插塞之前，在所述第二导电层表面形成遮蔽层。在形成所述第一插塞的过程中，所述遮蔽层能够隔离所述第二导电层，防止在所述第二导电层表面形成第一插塞材料，进而能够降低第一插塞表面与所述第二导电层表面的高度差，从而能够减小第一插塞和第二导电层高度差对形成第三插塞和第二插塞的工艺的影响，能够形成高质量的第二插塞和第三插塞，改善第二插塞和第三插塞的导电性能，例如减小所述第二插塞和第三插塞中的空洞，从而降低电容和电阻。

进一步，去除所述遮蔽层之后，在所述第二导电层中形成第一凹槽，所述第三插塞还形成于所述第一凹槽中，则所述第二导电层能够通过所述第一凹槽的侧壁和底面与所述第三插塞接触，从而能够增加接触面积，减小接触电阻。

附图说明

图1至图6是本发明的半导体结构的形成方法一实施例中各步骤的结构示意图；

图7至图8是本发明的半导体结构的形成方法另实施例中各步骤的结构示意图。

具体实施方式

半导体形成方法存在诸多问题，例如：当金属互连结构中不同插塞的高度不同时，形成的互连结构的电性能较差。

本发明技术方案提供一种半导体结构的形成方法，包括：对所述第二介质层进行图形化之后，在所述第二导电层表面形成遮蔽层；形成所述遮蔽层之后，对所述第二接触孔底部的第一介质层进行刻蚀至暴露出所述第一导电层，在所述第二介质层中形成第三接触孔；以所述遮蔽层为掩膜，在所述第三接触孔中形成第一插塞；形成所述第一插塞之后，去除所述遮蔽层；去除所述遮蔽层之后，在所述第二接触孔中形成第二插塞，并在所述第一接触孔中形成第三插塞。所述方法能够形成高质量的第二插塞和第三插塞，改善第二插塞和第三插塞的导电性能。

图1至图6是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图1，提供基底，所述基底包括第一导电层101；覆盖所述第一导电层101上的第一介质层110；位于所述第一介质层中的第二导电层111，所述第一介质层110暴露出所述第二导电层111顶部表面；位于所述第二导电层111和第一介质层110上的第二介质层120。

所述基底还包括衬底，位于所述衬底上的第三介质层100，所述第一导电层101位于所述第三介质层100中，且所述第三介质层100暴露出所述第一导电层101顶部表面。

所述第一介质层110位于所述第三介质层100上，所述第二介质层120位于所述第一介质层110上。

所述衬底为硅衬底、锗衬底、硅锗衬底、半导体上硅或半导体上锗等半导体衬底。

所述第一介质层110的材料为氧化硅、氮化硅或氮氧化硅；所述第二介质层120的材料为氧化硅、氮化硅或氮氧化硅；所述第三介质层100的材料为氧化硅、氮化硅或氮氧化硅。

本实施例中，所述第一导电层101和第二导电层111的材料相同。在其他实施例中，所述第一导电层101和第二导电层111的材料可以不相同。

本实施例中，所述第一导电层101的材料为金属，例如钌。在其他实施例中，所述第一导电层的材料为铜或钨。

本实施例中，所述第二导电层111的材料为金属，例如钌。在其他实施例中，所述第一导电层的材料为铜或钨。

本实施例中，所述基底还包括：位于所述第一介质层110与所述第二介质层120之间的第一掩膜层112，所述第一掩膜层112中具有第一开口和第二开口；所述第一开口与所述第一导电层101对准，所述第二开口暴露出所述第二导电层111。

所述第一掩膜层112的材料与所述第一介质层110和第二介质层120的材料不同。

具体的，本实施例中，所述第一掩膜层112的材料为氮化硅或氮氧化硅。

所述基底还包括位于所述第二介质层120上的覆盖层121；位于所述覆盖层121上的第二初始掩膜层124。

所述覆盖层121用于覆盖所述第二介质层120中的导电层(图中未示出)。在其他实施例中，所述基底可以不具有所述覆盖层。

所述覆盖层121的材料为氮化硅、氧化硅或氮氧化硅。

具体的，所述第二初始掩膜层124中具有第三开口和第四开口，所述第三开口与所述第一导电层101对准；所述第四开口与所述第二导电层111对准。

所述第二初始掩膜层124的材料与所述第二介质层120的材料不同。

所述第二初始掩膜层124的材料为氮化硅或氮氧化硅。

继续参考图1，对所述第二介质层120进行图形化，在所述第二介质层120中形成第一接触孔140和第二接触孔130，所述第一接触孔140底部暴露出所述第二导电层111。

所述第一接触孔140用于后续容纳第三插塞142，实现所述第二导电层111与外部电路的电连接；所述第二接触孔130用于后续容纳第二插塞132。

本实施例中，所述第二介质层120上还具有所述第二初始掩膜层124，所述图形化的步骤包括：在所述第二介质层120上形成图形化的第一光刻胶层123；以所述第一光刻胶层123和所述第二初始掩膜层124为掩膜对所述第二介质层120进行刻蚀，形成所述第一接触孔140和第二接触孔130。在其他实施例中，所述第二介质层上不具有所述第二初始掩膜层，则以所述第一光刻胶层为掩膜对所述第二介质层进行刻蚀。

对所述第二介质层120进行刻蚀的工艺包括各向异性干法刻蚀。

请参考图2，在所述第二导电层111表面形成遮蔽层141，所述遮蔽层141的材料为介电材料。

所述遮蔽层141用于在后续形成所述第一插塞的过程中，隔离所述第二导电层111，避免在所述第二导电层111表面形成第一插塞131材料，进而能够降低第一插塞131表面与所述第二导电层111表面的高度差，从而能够减小第一插塞131和第二导电层111高度差对形成第三插塞142和第二插塞132的工艺的影响，能够形成高质量的第二插塞132和第三插塞142，改善第二插塞132和第三插塞142的导电性能，例如减小所述第二插塞和第三插塞中的空洞，从而降低电容和电阻。

本实施例中，形成所述遮蔽层141的步骤包括：对所述第二导电层表面部分材料进行第一介质化处理，形成所述遮蔽层141。

所述第一介质化处理用于使第二导电层111表面部分材料介质化，形成介电材料。

需要说明的是，本实施例中，形成所述遮蔽层141的步骤包括：对所述第二导电层111表面材料进行第一介质化处理形成遮蔽层141，则所述遮蔽层141位于所述第二导电层111中。

具体的，本实施例中，所述第一介质化处理的工艺包括：氧化工艺、氮化工艺或灰化工艺。相应的，当所述第二导电层111材料为钌时，所述遮蔽层141的材料为氧化钌；当所述第二导电层111材料为铜时，所述遮蔽层141的材料为氧化铜；当所述第二导电层111的材料为钨时，所述遮蔽层141材料为氧化钨。

如果所述遮蔽层141的厚度过大，容易减小所述第二导电层111的厚度，影响第二导电层111的电性能；如果所述遮蔽层141的厚度过小，不容易充分隔离所述第二导电层111，容易使后续在第二导电层111表面形成第一插塞131材料。具体的，所述遮蔽层141的厚度为5埃～10埃。

本实施例中，所述第一介质层处理的工艺为氧化工艺，相应的，所述遮蔽层141为金属氧化物。

本实施例中，所述氧化工艺包括原子氧化工艺。具体的，所述氧化工艺的氧化气体为原子氧；氧化温度为500K～600K。

在其他实施例中，所述第一介质化处理的工艺为氮化工艺，所述遮蔽层的材料为金属氮化物。例如：当所述第二导电层的材料为钌时，所述遮蔽层的材料为氮化钌；所述第二导电层的材料为铜时，所述遮蔽层的材料为氮化铜；所述第二导电层的材料为钨时，所述遮蔽层材料为氮化钨。

请参考图3，形成所述遮蔽层141之后，对所述第二接触孔130底部的第一介质层110进行刻蚀至暴露出所述第一导电层101，在所述一介质层110中形成第三接触孔150。

所述第三接触孔150用于容纳第一插塞131，实现第一导电层101与外部电路的电连接。

形成所述遮蔽层141之后，还包括在所述第二介质层120中形成第一连接槽151和第二连接槽152，所述第一连接槽151与所述第一接触孔140连通，所述第二连接槽152与所述第二接触孔130连通。

本实施例中，对所述第二接触孔130底部的第一介质层110进行刻蚀至暴露出所述第一导电层101之前，还包括：在所述第二初始掩膜层124(如图2所示)上形成图形化的第二光刻胶层，所述第二光刻胶层暴露出所述第三开口、第四开口、第三开口外围的部分第二初始掩膜层124及第四开口外围的部分第二初始掩膜层124；以所述第二光刻胶层为掩膜对所述第二初始掩膜层124进行刻蚀，形成第二掩膜层122。

形成所述第三接触孔150、第一连接槽151和第二连接槽152的步骤包括：以所述第二掩膜层122为掩膜对所述第一介质层110和第二介质层120进行刻蚀至暴露出所述第一导电层101，在所述第二接触孔130底部的第一介质层110中形成第三接触孔150，并在所述第二介质层120中形成第一连接槽151和第二连接槽152。

需要说明的是，在其他实施例中，可以不形成所述第一连接槽和第二连接槽。形成所述第三接触孔的步骤包括：以所述第二初始掩膜层124为掩膜，对所述第二接触孔底部的第一介质层进行刻蚀至暴露出所述第一导电层，形成第三接触孔。

本实施例中，对所述第一介质层110和第二介质层120进行刻蚀的工艺包括各向异性干法刻蚀工艺。

请参考图4，在所述第三接触孔150中形成第一插塞131。

所述第一插塞131用于实现所述第一导电层101与后续第二插塞的电连接。

形成所述第一插塞131的步骤包括：以所述第一导电层101为种子层，在所述第三接触孔150中形成第一插塞131。

形成所述第一插塞131的工艺包括自下而上的金属生长工艺。自下而上的金属生长工艺能够在金属表面形成第一插塞材料，不会在介电材料表面形成金属材料。因此，所述遮蔽层141上不会形成第一插塞材料。

本实施例中，所述第一插塞131的材料为钨、铜或钌。

本实施例中，所述第一插塞131与所述第二导电层111表面齐平。在其他实施例中，所述第一插塞表面高于或低于所述第二导电层表面。

请参考图5，形成所述第一插塞131之后，去除所述遮蔽层141(如图4所示)。

本实施例中，去除所述遮蔽层141的工艺包括湿法刻蚀工艺。具体的，去除所述遮蔽层的刻蚀气体包括氯气、氧气和氩气。

在其他实施例中，去除所述遮蔽层的工艺包括干法刻蚀工艺。

需要说明的是，由于本实施例中，所述遮蔽层141位于所述第二导电层111中，去除所述遮蔽层141之后，在所述第二导电层111中形成第一凹槽160。

所述第一凹槽160后续用于容纳第三插塞，则所述第二导电层111能够通过所述第一凹槽160的侧壁和底面与所述第三插塞接触，从而能够增加第二导电层111与所述第三插塞的接触面积，进而减小接触电阻。

请参考图6，去除所述遮蔽层141之后，在所述第二接触孔130中形成第二插塞132，并在所述第一接触孔140中形成第三插塞142。

所述第二插塞132用于实现第一插塞131与外部电路的电连接；所述第三插塞142用于实现所述第二导电层111与外部电路的电连接。

形成所述第二插塞132和第三插塞142的工艺包括自下而上的金属生长工艺。

所述第二插塞132和第三插塞142的材料相同。且所述第二插塞132与第一插塞131的材料相同。

所述第二插塞132和第三插塞142的材料为钨、钌或铜。

本实施例中，所述第二导电层111中具有第一凹槽160，形成所述第三插塞142的步骤还包括：在所述第一凹槽160中形成第三插塞142。

本实施例中，所述第二插塞132还位于第二连接槽中，形成第二连接层；所述第三插塞142还位于所述第一连接槽151中，形成第一连接层。

本实施例中，具体的，在所述第一接触孔中形成第三插塞，并在所述第二接触孔中形成第二插塞之后，形成所述第二插塞132和第三插塞142的步骤还包括：在所述第一连接槽151(如图5所示)中形成第一连接层；在所述第二连接槽152(如图5所示)中形成第二连接层。在其他实施例中，可以不包括形成第一连接层和第二连接层的步骤。

所述第一连接层和第二连接层与第二插塞132和第三插塞142通过相同的工艺形成。

形成所述第二插塞132和第三插塞142之后，所述形成方法还包括：对所述第二插塞132和第三插塞142进行平坦化处理。

所述平坦化处理用于去除所述第二介质层上的第二插塞132材料及第三插塞材料。

具体的，本实施例中，对所述第一连接层和第二连接层进行平坦化处理。

所述平坦化处理的工艺包括化学机械研磨工艺。

图7和图8是本发明的半导体结构的形成方法另一实施例中各步骤的结构示意图。

本实施例与上一实施例的相同之处在此不做赘述，不同之处包括：

请参考图7，在所述第二导电层111表面形成遮蔽层241。

本实施例中，形成所述遮蔽层241的工艺包括：在所述第二导电层111表面沉积遮蔽层241。

本实施例中，所述遮蔽层241位于所述第二导电层111上。

在所述第二导电层111表面沉积遮蔽层241的步骤包括：以所述第二导电层111为种子层，在所述第二导电层111表面沉积金属层；对所述金属层进行第二介质化处理，形成所述遮蔽层241。

本实施例中，所述金属层的材料为第二过渡系和第三过渡系的过渡金属，具体的，所述金属层的材料为Zr、Hf、钨或钌。在其他实施例中，所述金属层还可以为Ti或铝。

形成所述金属层的步骤包括：向所述第二导电层111表面通入前驱体分子，所述前驱体分子包括与三个杂配物双配位基配体络合的第二过渡系和第三过渡系的过渡金属中心；对所述前驱体的配体进行热学溶解，形成所述金属层。

形成所述金属层的工艺包括原子沉积工艺或化学气相沉积工艺。

本实施例中，所述金属层的形成方法仅在金属表面形成金属层材料，介电材料表面不会形成金属层。因此，本实施例中，所述第一接触孔底部不会形成金属层。

本实施例中，所述遮蔽层241的材料为：ZrO

所述热血溶解的温度为50℃～600℃。

所述第二介质化处理的工艺包括氧化工艺、氮化工艺或灰化工艺。

如果所述遮蔽层241的厚度过大，不利于后续遮蔽层241的去除；如果所述遮蔽层241的厚度过小，不容易充分隔离所述第二导电层111，容易使后续在第二导电层111表面形成第一插塞131材料。具体的，所述遮蔽层241的厚度为5埃～10埃。

请参考图8，形成所述第一插塞131之后，去除所述遮蔽层241。

需要说明的是，本实施例中，去除所述遮蔽层241之后，所述第二导电层111中不具有凹槽。本实施例中，所述第三插塞142材料仅位于所述第一接触孔140中。

在其他实施例中，去除所述遮蔽层之后，还包括：对所述第二导电层进行刻蚀在所述第二导电层中形成第二凹槽。形成所述第三插塞的步骤还包括：在所述第二凹槽中形成第二插塞。

本发明实施例还提供一种半导体结构，所述半导体结构由图1至图6或图7～图8所示的半导体结构的形成方法形成。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。