半导体装置的制造方法

技术领域

本公开实施例涉及一种半导体装置，且在一些实施例中涉及一种晶体管装置的互连结构。

背景技术

半导体集成电路(integrated circuit，IC)产业已历经了指数式成长。集成电路材料及设计的技术的进步造成集成电路世代的产生，每一世代的电路比前一世代更小且更复杂。在集成电路的发展过程中，通常增加了功能密度(即每芯片面积中互连的装置数量)，而降低了几何尺寸(即使用制程所能创造的最小组件(或线路))。这种微缩化制程一般可通过增加生产效率及降低相关成本以提供许多利益。这样的微缩化也增加了集成电路结构(像是三维晶体管)和制程的复杂度，且为了实现这些进步，需要在集成电路处理和制程中进行相似的发展。举例而言，当装置尺寸持续缩小的同时，场效晶体管的装置效能(例如与各种缺陷有关的装置效能衰退)和制造成本变得更具挑战性。尽管解决这种挑战的方法一般已足够，但它们仍未在各方面都完全令人满意。

发明内容

本公开的一样态公开半导体装置的制造方法。方法包含在层间介电质上形成第一图案化结构。层间介电质覆盖于第一源/漏极结构和第二源/漏极结构上。第一图案化结构沿着第一横向方向延伸，且第一图案化结构的垂直投影沿着与第一横向方向垂直的第二横向方向位于第一源/漏极结构与第二源/漏极结构之间。方法包含缩小第一图案化结构沿着第二横向方向延伸的宽度。方法包含基于具有缩小的宽度的第一图案化结构形成分别暴露出第一源/漏极结构和第二源/漏极结构的多个接触孔洞。

本公开的另一样态公开半导体装置的制造方法。方法包含形成层间介电质覆盖于第一源/漏极结构和第二源/漏极结构上。方法包含在层间介电质上形成第一图案化结构。第一图案化结构沿着第一横向方向延伸，且第一图案化结构在层间介电质上的垂直投影沿着与第一横向方向垂直的第二横向方向位于第一源/漏极结构与第二源/漏极结构之间。方法包含修整第一图案化结构，借此缩小第一图案化结构沿着第二横向方向延伸的宽度。方法包含基于修整后的第一图案化结构蚀刻层间介电质以形成分别暴露出第一源/漏极结构和第二源/漏极结构的多个接触孔洞，因此分别扩大接触孔洞沿着第二横向方向的宽度。

本公开的又一样态公开半导体装置的制造方法。方法包含形成层间介电质覆盖于第一源/漏极结构和第二源/漏极结构上，第一源/漏极结构与第二源/漏极结构沿着第一横向方向彼此隔开。方法包含在层间介电质上形成图案化结构。图案化结构沿着第一横向方向位于第一源/漏极结构与第二源/漏极结构之间。方法包含夹住图案化结构沿着与第一横向方向垂直的第二横向方向的末端部分。方法包含缩小图案化结构沿着第一横向方向延伸的宽度。方法包含基于具有缩小的宽度的图案化结构蚀刻层间介电质以形成多个分别暴露出第一源/漏极结构和第二源/漏极结构的接触孔洞，因此缩短接触孔洞分别通过层间介电质隔开的内侧壁之间的距离。

附图说明

从以下的详述配合所附图式可更加理解本公开的样态。要注意的是，根据工业上的标准做法，各个部件并未按照比例绘制。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。

图1是根据一些实施例，显示鳍式场效晶体管(fin field-effect transistor，FinFET)装置的透视图。

图2是根据一些实施例，显示晶体管装置的互连结构的示范制造方法的流程图。

图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A是根据一些实施例，显示通过图2的方法来制造，在各个制程阶段期间的示范FinFET装置的俯视图。

图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B和图11B是根据一些实施例，显示分别对应图3A-图11A，沿着第一剖面切割的示范FinFET装置的剖面示意图。

图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C和图11C是根据一些实施例，显示分别对应图3A-图11A，沿着第二剖面切割的示范FinFET装置的剖面示意图。

图12是根据一些实施例，显示晶体管装置的互连结构的另一示范制造方法的流程图。

图13是根据一些实施例，显示晶体管装置的互连结构的又一示范制造方法的流程图。

其中，附图标记说明如下：

100：FinFET装置

102：基底

104：鳍

106：隔离区

108：栅极介电质

110：栅极

112S：源/漏极结构

112D：源/漏极结构

200：方法

202：操作

204：操作

206：操作

208：操作

210：操作

212：操作

214：操作

216：操作

218：操作

300：FinFET装置

302：基底

304：鳍

306：鳍

310：主动栅极结构

312：牺牲护盔结构

314：栅极间隙物

320：主动栅极结构

322：牺牲护盔结构

324：栅极间隙物

330：主动栅极结构

332：牺牲护盔结构

334：栅极间隙物

354：源/漏极结构

356：源/漏极结构

358：源/漏极结构

360：源/漏极结构

362：源/漏极结构

362’：部分

364：源/漏极结构

363：层间介电质

366：源/漏极结构

368：源/漏极结构

370：隔离结构

370’：顶面

402：硬遮罩层

402A：部分

402B：硬遮罩层

402B-1：部分

402B-2：部分

402B-3：部分

404：介电层

404A：部分

404B：介电层

404B-1：部分

404B-2：部分

404B-3：部分

406：可图案化的层

406A：部分

406B：图案化结构

406B-1：图案化结构

406B-2：图案化结构

408：成像层

410：成像层

412：成像层

412A：部分

412B：部分

412B-1：部分

412B-2：部分

602：成像层

602A：部分

602B：底层

602B-1：部分

602B-2：部分

602B-3：部分

604：成像层

606：成像层

606A：部分

606B：部分

606B-1：部分

606B-2：部分

606B-3：部分

801：蚀刻制程

1001：蚀刻制程

1002：接触孔洞

1004：接触孔洞

1006：接触孔洞

1006A：部分

1006B：部分

1008：接触孔洞

1102：互连结构

1104：互连结构

1104A：部分

1104B：部分

1106：互连结构

1106A：部分

1106B：部分

1108：互连结构

1200：方法

1202：操作

1204：操作

1206：操作

1208：操作

1210：操作

1212：操作

1214：操作

1216：操作

1218：操作

1300：方法

1302：操作

1304：操作

1306：操作

1308：操作

1310：操作

1312：操作

1314：操作

1316：操作

1318：操作

W1：宽度

W2：宽度

具体实施方式

以下公开提供了许多不同的实施例或范例，用于实施提供的主题的不同部件。组件和配置的具体范例描述如下，以简化本公开。当然，这些仅仅是范例，并非用以限定本公开的实施例。举例而言，以下叙述中提及第一部件形成于第二部件上或上方，可能包含第一与第二部件直接接触的实施例，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施例。此外，本公开在各种范例中可能重复参考数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或组态之间指定其关系。

再者，在此可使用空间相对用词，例如“在……下方”、“在……下”、“下方的”、“在……上”、“上方的”及类似的用词以助于描述图中所示的其中一个元件或部件相对于另一(些)元件或部件之间的关系。这些空间相对用词是用以涵盖图式所描绘的方向以外，使用中或操作中的装置的不同方向。装置可能被转向(旋转90度或其他方向)，且可与其相应地解释在此使用的空间相对描述。

集成电路制程通常利用一系列的图案化制程以产生一些集成电路部件。举例而言，现存的制程利用图案化结构来定义相邻集成电路部件(例如源/漏极结构)各自的互连结构之间的介电间隔。通常期望使这样的互连结构具有相对较大的长度或宽度(沿着互连结构对齐的方向)，以相应地降低它们各自的接触电阻(一般称为“Re”)。通过缩小图案化结构的临界尺寸(critical dimension)(与介电间隔的临界尺寸相应)，可增加互连结构的长度。然而，在逻辑区(例如静态随机存取存储器(static random access memory，SRAM)区)中，缩小介电间隔(图案化结构)的临界尺寸变得越来越具有挑战性。

本公开提供在两个相邻的互连结构之间形成介电间隔的各种实施例。一些实施例中，两个互连结构可分别电性耦接至两个相邻的源/漏极结构。可由图案化结构定义介电间隔的宽度(例如那两个互连结构之间的距离)。可将图案化结构修整为具有较窄的宽度，而这能扩大每一个互连结构的临界尺寸。因此，能有利地降低互连结构相应的接触电阻。

本公开是针对鳍式场效晶体管(FinFET)装置，但不限于此。这种鳍式场效晶体管装置具有包含从基底突出的鳍的三维结构。栅极结构包围环绕鳍，且栅极结构是用以控制在FinFET装置的传导通道内的电荷载子流动。举例而言，在三栅极(Tri-gate)FinFET装置中，栅极结构包围环绕鳍的三侧，借此在鳍的三侧形成传导通道。应注意的是，可从本公开的样态中得到半导体装置的其他配置的优势。举例而言，在此所述的一些实施例也可应用在全绕式栅极(gate-all-around，GAA)装置、Ω-栅极(Omega-gate)装置或Π-栅极(Pi-gate)装置。以下公开将继续以FinFET作为范例来说明本公开的各种实施例。然而，要理解本申请不应限于特定类型的半导体装置。

图1是根据各种实施例，显示示范的FinFET装置100的透视图。FinFET装置100包含基底102和突出于基底102上的鳍104。在鳍104的相对侧上形成隔离区106，且鳍104突出于隔离区106上。栅极介电质108沿着鳍104的侧壁并在鳍104的顶面上，且栅极110在栅极介电质108上，栅极介电质108和栅极110有时候可合称为主动栅极结构。源/漏极区或结构112S和112D是形成在鳍104内(或从鳍104延伸)并在主动栅极结构的相对侧上。图1是提供作为参考，用以显示随后图式中的一些剖面。举例而言，剖面B-B沿着FinFET装置100的栅极110的纵轴延伸，并穿过源/漏极结构112S/112D的其中一者。剖面A-A与剖面B-B垂直并沿着鳍104的纵轴，且例如在源/漏极区112S与112D之间的电流方向上。为了清楚表示，随后的图式参照这些参考剖面。

图2是根据本公开的一或多个实施例，显示晶体管装置的互连结构的形成方法200的流程图。举例而言，至少一些方法200的操作可用于形成FinFET装置(例如FinFET装置100)。要注意的是，方法200仅为范例，并非用于限定本公开。因此，应理解可在图2的方法200之前、中、后提供额外的操作，且一些其他的操作在此仅做概要叙述。一些实施例中，方法200的操作可分别与图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A所示的各个制程阶段之一的示范FinFET装置的俯视图和第3B、3C、4B、4C、5B、5C、6B、6C、7B、7C、8B、8C、9B、9C、10B、10C、11B和11C图所示的各个制程阶段的示范FinFET装置的剖面示意图相关，以下将进一步详细讨论。

简要概述，方法200始于操作202，提供部分形成的FinFET装置。方法200继续至操作204，形成一或多个第一成像层(imaging layer)，第一成像层包含用于形成第一图案化结构的图案。方法200继续至操作206，形成第一图案化结构。方法200继续至操作208，形成一或多个第二成像层，第二成像层包含用于形成互连结构的图案。方法200继续至操作210，将一或多个第二成像层图案化以暴露出第一图案化结构的一部分。方法200继续至操作212，修整第一图案化结构。方法200继续至操作214，将硬遮罩层图案化以形成第二图案化结构。方法200继续至操作216，形成接触孔洞。方法200继续至操作218，在接触孔洞内形成互连结构。

如上所述，图3A-图11C分别显示在图2的方法200的各个制程阶段中，FinFET装置300的一部分的剖面示意图或俯视图。FinFET装置300实质上相似于图1所示的FinFET装置100，但具有多个鳍和多个主动栅极结构。举例而言，图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A分别显示FinFET装置300的俯视图；图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B和图11B分别显示FinFET装置300沿着剖面A-A(如图1所示)的剖面示意图；以及图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C和图11C分别显示FinFET装置300沿着剖面B-B(如图1所示)的剖面示意图。尽管图3A-图11C显示FinFET装置300，但可理解为了清楚显示，FinFET装置300可包含一些未显示于图3A-图11C的其他装置，像是电感、熔丝、电容、线圈等。

对应图2的操作202，图3A为在其中一个制程阶段中部分形成的FinFET装置300的俯视图。图3B和图3C分别显示沿着剖面A-A和剖面B-B切割且与图3A对应的剖面示意图。

如图3A所示，如此部分形成的FinFET装置300包含两个鳍304和306，以及三个主动栅极结构310、320和330。应理解FinFET装置300可包含任何数量的鳍和任何数量的主动栅极结构，这些同时保留在本公开的范围内。在各种实施例中，鳍304-306各自沿着第一横向方向延伸，且主动栅极结构310-330各自沿着第二横向方向(例如垂直于第一横向方向)延伸并横跨鳍304-306。每一个主动栅极结构包含沿着其相对侧的(栅极)间隙物。举例而言，栅极间隙物314包含分别沿着主动栅极结构310的侧面延伸的两个部分；栅极间隙物324包含分别沿着主动栅极结构320的侧面延伸的两个部分；以及栅极间隙物334包含分别沿着主动栅极结构330的侧面延伸的两个部分。

每一个鳍可由一或多个主动栅极结构(和相应的栅极间隙物)覆盖，以定义一些源/漏极结构。举例而言，主动栅极结构310(与栅极间隙物314一起)覆盖于鳍304的第一部分上，以定义源/漏极结构354和356；主动栅极结构310(与栅极间隙物314一起)覆盖于鳍306的第一部分上，以定义源/漏极结构362和364；主动栅极结构320(与栅极间隙物324一起)覆盖于鳍304的第二部分上，以定义源/漏极结构356和358；主动栅极结构320(与栅极间隙物324一起)覆盖于鳍306的第二部分上，以定义源/漏极结构364和366；主动栅极结构330(与栅极间隙物334一起)覆盖于鳍304的第三部分上，以定义源/漏极结构358和360；主动栅极结构330(与栅极间隙物334一起)覆盖于鳍306的第三部分上，以定义源/漏极结构366和368。

每一个鳍受到覆盖的部分可具有两个末端耦接至一或多个相应的源/漏极结构(例如一对源/漏极结构)。举例而言，源/漏极结构354和356分别耦接至鳍304第一覆盖部分的末端；源/漏极结构356和358分别耦接至鳍304第二覆盖部分的末端；源/漏极结构358和360分别耦接至鳍304第三覆盖部分的末端；源/漏极结构362和364分别耦接至鳍306第一覆盖部分的末端；源/漏极结构364和366分别耦接至鳍306第二覆盖部分的末端；源/漏极结构366和368分别耦接至鳍306第三覆盖部分的末端。

为了进一步显示FinFET装置300，图3B显示其沿着剖面A-A切割的剖面示意图，剖面A-A是沿着鳍304的纵轴方向延伸；且图3C显示其沿着剖面B-B切割的剖面示意图，剖面B-B穿过源/漏极结构358和366。如图3C所示，从基底203突出的鳍304和306通过隔离结构370(有时称为浅沟槽隔离(shallow trench isolation，STI))彼此隔开。源/漏极结构358和366分别耦接至鳍304和306。如图3B所示，层间介电质(interlayer dielectric，ILD)363覆盖于源/漏极结构上，同时沿着主动栅极结构310-330各自的侧壁延伸。每一个主动栅极结构310-330可各自包含栅极介电质(可包含一或多个高介电常数介电层)和栅极介电质上的栅极金属(可包含一或多个金属层)。为了清楚显示，这样的栅极介电质和栅极金属合并显示为主动栅极结构。再者，每一个主动栅极结构(和相应的栅极间隙物)可由牺牲护盔结构所覆盖。例如在图3B中，主动栅极结构310(和栅极间隙物314)是由牺牲护盔结构312所覆盖；主动栅极结构320(和栅极间隙物324)是由牺牲护盔结构322所覆盖；且主动栅极结构330(和栅极间隙物334)是由牺牲护盔结构332所覆盖。

以下将对于形成图3A-图3C所示的FinFET装置300要实施的操作进行简要的讨论：提供基底302；形成鳍304-306；形成隔离结构370；形成虚设(dummy)栅极结构；沿着每一个虚设栅极结构分别的侧壁形成栅极间隙物314-334；形成源/漏极结构354-368；形成层间介电质363；以及用主动栅极结构310-330取代虚设栅极结构。一些实施例中，在形成主动栅极结构310-330之后，移除(或回蚀刻)每一个主动栅极结构(和沿着其侧壁延伸的栅极间隙物)的上部分以形成凹陷，可使用在形成源/漏极结构的接触孔洞时用来保护主动栅极结构的相应的牺牲护盔结构来填充凹陷。

基底302可为半导体基底，例如块材(bulk)半导体、绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底等，可经掺杂(例如掺杂P型或N型掺质)或未经掺杂。基底302可为晶圆(wafer)，例如硅晶圆。一般来说，SOI基底包含在绝缘层上形成的半导体材料层。绝缘层可例如为埋置氧化(buried oxide，BOX)层、氧化硅层等。在基底上提供绝缘层，基底一般为硅或玻璃基底。也可使用其他基底，例如多层或梯度基底。一些实施例中，基底302的半导体材料可包含硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半导体；或前述的组合。

接着，通过将基底302图案化(例如使用光学微影和蚀刻技术)以形成鳍304-306。举例而言，在基底302上形成遮罩层，例如垫氧化层和覆盖的垫氮化层。垫氧化层可为包括氧化硅的薄膜，例如使用热氧化制程以形成。垫氧化层可作为基底302与覆盖的垫氮化层之间的粘着层。一些实施例中，垫氮化层是由氮化硅、氮氧化硅、碳氮化硅、类似的材料或前述的组合形成。举例而言，可使用低压化学气相沉积(low-pressure chemical vapordeposition，LPCVD)或等离子体辅助化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)来形成垫氮化层。可通过任何合适的方法来对鳍304-306进行图案化。举例而言，可使用一或多个光学微影制程(包含双重图案化或多重图案化制程)对鳍304-306进行图案化。一般而言，双重图案化或多重图案化制程结合光学微影和自对准制程，得以形成具有间距小于使用单一、直接地光学微影制程可获得的间距的图案。举例而言，在一实施例中，在基底上形成牺牲层，并使用光学微影制程将牺牲层图案化。使用自对准制程在图案化的牺牲层旁形成间隙物。然后移除牺牲层，并使用剩余的间隙物或心轴(mandrel)将鳍图案化。

接着，形成由绝缘材料形成的隔离结构370以将邻近的鳍(例如鳍304和306)彼此电性隔离。绝缘材料可为氧化物(例如氧化硅)、氮化物等或前述的组合，且可通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、流动式化学气相沉积(flowable CVD，FCVD)(例如在远程等离子体系统中以化学气相沉积为基础的材料沉积，并进行后固化(post curing)以将其转变为另一材料，例如氧化物)、类似的方法或前述的组合以形成。可使用其他绝缘材料及/或其他形成制程。在所述的实施例中，绝缘材料为通过流动式化学气相沉积制程形成的氧化硅。一旦形成绝缘材料之后，可实施退火制程。平坦化制程(例如化学机械研磨(chemical mechanical polish，CMP))可移除任何过量的绝缘材料，并形成共平面的绝缘结构370顶面和鳍304-306顶面(未绘示)。上述的图案化遮罩也可通过平坦化制程来移除。

接着，如图3C所示，将隔离结构凹陷以形成浅沟槽隔离(shallow trenchisolation，STI)370。将隔离结构370凹陷使鳍304-306可从邻近的浅沟槽隔离之间突出。如此突出的鳍304-306可分别作为第一组晶体管和第二组晶体管的传导通道。浅沟槽隔离370相应的顶面370’可形成为平坦的顶面(如图所示)、凸面、凹面(例如碟状)或前述的组合。可通过合适的蚀刻将浅沟槽隔离370的顶面形成为平坦的、凸的及/或凹的。可使用合适的蚀刻制程(例如对隔离结构的材料具有选择性的蚀刻制程)以将浅沟槽隔离370凹陷。举例而言，可实施干式蚀刻或使用稀释氢氟酸(dilute hydrofluoric acid，DHF)的湿式蚀刻来将隔离结构凹陷。

接着，形成一些虚设栅极结构(例如在本范例中有三个虚设栅极结构)以覆盖每一个鳍304-306相应的部分。虚设栅极结构的纵轴方向实质上垂直于鳍304-306的纵轴方向。然后沿着每一个虚设栅极结构的侧壁形成栅极间隙物314-334。栅极间隙物314-334可为低介电常数间隙物，且可通过合适的介电材料以形成，例如氧化硅、碳氮氧化硅或类似的材料，可使用任何合适的沉积方法，例如热氧化、化学气相沉积(CVD)或类似的方法来形成栅极间隙物314-334。

接着，在鳍304-306的凹陷内分别形成源/漏极结构354-368，源/漏极结构354-368是形成在每一个虚设栅极结构相应的相对侧上。一些实施例中，例如通过异向性蚀刻制程使用虚设栅极结构作为蚀刻遮罩来形成凹陷，尽管也可使用任何其他合适的蚀刻制程。

通过在凹陷内使用合适的方法(例如金属有机化学气相沉积(metal-organicCVD，MOCVD)、分子束外延(molecular beam epitaxy，MBE)、液相外延(liquid phaseepitaxy，LPE)、气相外延(vapor phase epitaxy，VPE)、选择性外延成长(selectiveepitaxial growth，SEG)、类似的方法或前述的组合)，外延成长半导体材料以形成源/漏极结构354-368。如图3B所示(以源/漏极结构354-360作为代表范例)，每一个外延源/漏极结构可具有从鳍304的顶面抬升的表面(例如抬升高于鳍304未被凹陷的部分)，且可具有刻面(facet)。一些实施例中，相邻的鳍的源/漏极结构可合并以形成连续的外延源/漏极区(未绘示)。一些实施例中，相邻的鳍的源/漏极结构可不合并在一起，维持分开的源/漏极结构(如图3C所示)。当形成的FinFET装置为N型FinFET时，源/漏极结构可包含碳化硅(SiC)、磷化硅(SiP)、掺磷碳化硅(SiCP)或类似的材料。当形成的FinFET装置为P型FinFET时，源/漏极结构可包含SiGe，且P型掺质可例如为硼或铟。

可将掺质植入源/漏极结构354-368，随后进行退火制程。植入制程可包含形成像是光阻的图案化遮罩以覆盖FinFET装置300要保护使其不受到植入制程的影响的区域。源/漏极结构354-368可具有约1x10

接着，在源/漏极结构354-368上形成层间介电质363，且在源/漏极结构354-368与层间介电质363之间设置接触蚀刻停止层(未绘示)。接触蚀刻停止层可在随后的制程中作为蚀刻停止层，且可包含合适的材料，例如氧化硅、氮化硅、氮氧化硅、前述的组合或类似的材料，且可通过合适的形成方法来形成，例如化学气相沉积、物理气相沉积、前述的组合或类似的方法。层间介电质363是由介电材料形成，例如氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺硼磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、未经掺杂的硅酸盐玻璃(undopedsilicate glass，USG)或类似的材料，且可通过任何合适的方法来沉积，例如化学气相沉积、等离子体辅助化学气相沉积或流动式化学气相沉积。

对应图2的操作204，图4A为在其中一个制程阶段的FinFET装置300的俯视图，FinFET装置300在此制程阶段包含硬遮罩层402、介电层404、可图案化的层406和一或多个(第一)成像层408、410和412。图4B和图4C分别显示沿着剖面A-A和剖面B-B切割且与图4A对应的剖面示意图。

通过任何合适的制程(例如化学气相沉积、等离子体辅助化学气相沉积)在层间介电质363和主动栅极结构310-330(如图4B-4C所示)上形成硬遮罩层402。硬遮罩层402可包含碳化钨(WC)。硬遮罩层402可包含含氮材料，例如像是氮化钛、氮化钽、其他合适的含氮材料及/或前述的组合。将硬遮罩层402形成为具有任何合适的厚度。

通过任何合适的制程(例如化学气相沉积、等离子体辅助化学气相沉积或流动式化学气相沉积)以在硬遮罩层402与可图案化的层406之间形成介电层404。一些实施例中，介电层404为可选的(optional)。夹设在硬遮罩层402与可图案化的层406之间的介电层404可提高硬遮罩层402与可图案化的层406之间的蚀刻选择性差异。介电层404可具有与层间介电质363相似的材料。举例而言，介电层404可包含像是氧化硅、氮化硅、氮氧化硅、前述的组合或类似的材料。

通过任何合适的制程(例如化学气相沉积、等离子体辅助化学气相沉积)在硬遮罩层402或介电层404(若存在的话)上形成可图案化的层406，可图案化的层406可包含硅。可以对可图案化的层406进行图案化，以定义相邻的源/漏极结构(例如358和366)之间(层间介电质363)的间隔。根据各种实施例，可对这样的图案化结构进行“修整”，使其具有较窄的宽度(沿着方向B-B)，以进一步缩小间隔，增加连接至源/漏极结构的互连结构的临界尺寸。而这可有利地降低互连结构各自的接触电阻。以下将进一步详细讨论图案化结构的细节。

一或多个第一成像层408-412中的每一者皆可为对产生图案的曝光制程有反应的光阻层(也称为阻剂层、感光层、图案化层、光敏层等)。第一成像层可为正型或负型光阻材料，且可形成多层结构。一个示范的阻剂材料为化学增强(chemical amplifier，CA)阻剂。在图4B-图4C所示的本范例中，采用三层阻剂的图案化方案。因此显示三个成像层：底(成像)层408、中间(成像)层410和上(成像)层412。底层408是形成在可图案化的层406上，中间层410是形成在底层408上，且上层412是形成在中间层410上。应理解可使用其他图案化层的方案，例如可使用单一成像层，这同时保留在本公开的范围内。

底层408、中间层410和上层412可包含任何合适的材料。举例而言，成像层408-412可包含各种有机及/或无机材料。在一范例中，底层408可包含有机层、中间层410可包含无机层，且上层412可包含有机层。有机底层408可包含光阻材料、抗反射涂布(anti-reflective coating，ARC)材料、高分子材料及/或其他合适的材料。无机中间层410可包含氧化层，例如低温化学气相沉积氧化物、四乙氧基硅烷(tetraethylorthosilicate，TEOS)衍生的氧化物、氧化硅或硅烷氧化物(silane oxide)。其他范例包含中间层410为含硅的抗反射涂布(ARC)材料，例如含42％的硅的抗反射涂布层。有机上层412可包括有机光阻材料。再者，成像层408-412可分别具有任何合适的厚度。

采用三层图案化技术，先通过单一光学微影制程及/或多个光学微影制程将上光阻层412图案化。光学微影图案化制程可包含光阻涂布(例如旋转涂布)、软烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗、烘干(例如硬烤)、其他合适的制程及/或前述的组合。光学微影制程可包含对上层412的一或多个部分进行曝光，同时保护上层412的一或多个其他部分，例如在图4C中，未曝光412A但曝光412B，或者曝光412A但未曝光412B。

在上层412包含负型阻剂材料的范例中，曝光的部分(例如412B)在曝光后可能变为不可溶，而未曝光的部分(例如412A)维持可溶。在上层412包含正型阻剂材料的其他范例中，曝光的部分(例如412A)在曝光后可能变为可溶，而未曝光的部分(例如412B)维持不可溶。光阻层412的图案化可使用一或多个遮罩来形成一或多个曝光和未曝光的部分412A-412B。也可通过其他合适的方法来实施或取代光学微影曝光制程，例如无遮罩光学微影、电子束刻写(electron-beam writing)、离子束刻写(ion-beam writing)和分子压印(molecular imprint)。再者，光学微影图案化和曝光制程可实施氟化氪(KrF)准分子(excimer)激光、氟化氩(ArF)准分子激光、浸入微影、紫外线辐射、极紫外线(extremeultraviolet，EUV)辐射及/或前述的组合。

接着，移除上层412的一或多个部分(例如图4C中所示的412A)，以在上层412内形成图案(例如图4C中所示的412B)。在上层412包含负型阻剂材料的前述范例中，通过任何合适的制程移除未曝光的部分412A。经处理或图案化的上层412(例如412B)进而可定义出在相邻的源/漏极结构354-368之间(层间介电质363)的间隔。作为非限定的范例，经处理的上层412B可包含部分412B-1和412B-2(如图4A所示)，且它们的垂直投影是分别设置于源/漏极结构356与364之间以及源/漏极结构358与366之间。尽管形成的上层412是显示为具有两个部分(例如412B-1、412B-2)，应理解形成的上层412可包含任何数量的部分，其中每一个部分具有设置在两相邻源/漏极结构之间的垂直投影，这同时保留在本公开的范围内。

在各种实施例中，每一个部分412B-1、412B-2可平行于鳍304-306的纵轴方向延伸，且具有允许其末端重叠相邻的主动栅极结构的一定长度。举例而言，部分412B-1的末端的垂直投影可重叠主动栅极结构310和320(或重叠至少相应的栅极间隙物)；且部分412B-2的末端的垂直投影可重叠主动栅极结构320和330(或重叠至少相应的栅极间隙物)。这样的重叠后续可用以定义图案化结构(例如可图案化的层406)的末端部分，前述的末端部分在被修整时通过至少一个成像层将其夹住，以下将参照图8A-图8C进一步详细讨论。

对应图2的操作206，图5A为在其中一个制程阶段的FinFET装置300的俯视图，FinFET装置300在此制程阶段包含图案化结构406B-1和406B-2(有时称为图案化结构406B)。图5B和图5C分别显示沿着剖面A-A和剖面B-B切割且与图5A对应的剖面示意图。

在形成经过上述处理而产生的上层412之后，将上层412(例如图4A所示的部分412B-1、412B-2)的图案转移至下方的层。举例而言，经由一或多个蚀刻制程，包含各种干式蚀刻、湿式蚀刻及/或其他蚀刻方法(例如反应式离子蚀刻)，将部分412B-1、412B-2转移至中间层410，并转移至底层408。随后，通过任何合适的制程，包含光阻剥除制程，以移除剩余的上层、中间层和底层。应理解的是可同时或分别移除上层、中间层和底层。举例而言，当从上层412转移图案至中间层410时，可同时移除上层412；而当从中间层410转移图案至底层408时，可同时移除中间层410。

使用至少一个剩余的成像层408-412与转移的图案作为保护遮罩，经由蚀刻制程移除可图案化的层406的一或多个部分(例如图5C所示的406A)以形成图案化结构406B-1和406B-2，如图5A所示。蚀刻制程可包含干式蚀刻制程，干式蚀刻制程使用含氧气体、含氟气体(例如CF

如图5A所示，图案化结构406B沿着主动栅极结构310-330的纵轴方向可具有整体的宽度W1。换言之，在此制程阶段，图案化结构406B沿着这样的方向仅具有一个宽度。如图5C所示，图案化结构406B在层间介电质363上具有垂直投影，此垂直投影后续可在与源/漏极结构358和366连接的相应的互连结构之间形成介电间隔。如以下将讨论的，后续可修整图案化结构406B以具有多个宽度，例如沿着其中央(或未被夹住的)部分的较窄的宽度，同时保留其具有宽度W1的末端部分，因此能使介电间隔变得较窄。

对应图2的操作208，图6A为在其中一个制程阶段的FinFET装置300的俯视图，FinFET装置300在此制程阶段包含一或多个(第二)成像层602、604和606。图6B和图6C分别显示沿着剖面A-A和剖面B-B切割且与图6A对应的剖面示意图。

一或多个第二成像层602-606中的每一者皆可为对产生图案的曝光制程有反应的光阻层(也称为阻剂层、感光层、图案化层、光敏层等)。第二成像层可为正型或负型阻剂材料，且可形成多层结构。一个示范的阻剂材料为化学增强(CA)阻剂。在图6B-图6C所示的本范例中，采用三层阻剂的图案化方案。因此显示三个成像层：底(成像)层602、中间(成像)层604和上(成像)层606。底层602是形成在介电层404上(与图案化结构406B上，若有任何图案化结构406B设置在底层602与介电层404之间的话)，中间层604是形成在底层602上，且上层606是形成在中间层604上。应理解可使用其他图案化层的方案，例如可使用单一成像层，这同时保留在本公开的范围内。

底层602、中间层604和上层606可包含任何合适的材料。举例而言，成像层602-606可包含各种有机及/或无机材料。在一范例中，底层602可包含有机层、中间层604可包含无机层，且上层606可包含有机层。有机底层602可包含光阻材料、抗反射涂布(anti-reflective coating，ARC)材料、高分子材料及/或其他合适的材料。无机中间层604可包含氧化层，例如低温化学气相沉积氧化物、四乙氧基硅烷(TEOS)衍生的氧化物、氧化硅或硅烷氧化物。其他范例包含中间层604为含硅的抗反射涂布(ARC)材料，例如含42％的硅的抗反射涂布层。有机上层606可包括有机光阻材料。再者，成像层602-606可分别具有任何合适的厚度。

采用三层图案化技术，先通过单一光学微影制程及/或多个光学微影制程将上光阻层606图案化。光学微影图案化制程可包含光阻涂布(例如旋转涂布)、软烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗、烘干(例如硬烤)、其他合适的制程及/或前述的组合。光学微影制程可包含对上层606的一或多个部分进行曝光，同时保护上层606的一或多个其他部分，例如在图6B中，未曝光606A但曝光606B，或者曝光606A但未曝光606B。

在上层606包含负型阻剂材料的范例中，曝光的部分(例如606B)在曝光后可能变为不可溶，而未曝光的部分(例如606A)维持可溶。在上层606包含正型阻剂材料的其他范例中，曝光的部分(例如606A)在曝光后可能变为可溶，而未曝光的部分(例如606B)维持不可溶。光阻层606的图案化可使用一或多个遮罩来形成一或多个曝光和未曝光的部分606A-606B。也可通过其他合适的方法来实施或取代光学微影曝光制程，例如无遮罩光学微影、电子束刻写、离子束刻写和分子压印。再者，光学微影图案化和曝光制程可实施氟化氪(KrF)准分子激光、氟化氩(ArF)准分子激光、浸入微影、紫外线辐射、极紫外线(EUV)辐射及/或前述的组合。

接着，移除上层606的一或多个部分(例如图6B中所示的606A)，以在上层606内形成图案(例如图6B中所示的606B)。在上层606包含负型阻剂材料的前述范例中，通过任何合适的制程移除未曝光的部分606A。经处理或图案化的上层606(例如606B)可定义出源/漏极结构354-368的接触孔洞。作为非限定的范例，经处理的上层606B可包含部分606B-1、606B-2和606B-3(如图6A-图6B所示)，且它们的垂直投影大致上分别与牺牲护盔结构312、322和332对齐。尽管形成的上层606是显示为具有三个部分(例如606B、606B-2和606B-3)，应理解形成的上层606可包含任何数量的部分，其中每一个部分具有大致上与相应的牺牲护盔结构对齐的垂直投影，这同时保留在本公开的范围内。

在各种实施例中，每一个部分606B-1、606B-2和606B-3可平行于相邻主动栅极结构310-330之间间隔的纵轴方向延伸。再者，根据一些实施例，每一个部分606B-1、606B-2和606B-3的垂直投影可与相邻的图案化结构406B的至少一个末端部分重叠。举例而言，部分606B-1的垂直投影可与图案化结构406B-1的第一末端部分重叠；部分606B-2的垂直投影可与图案化结构406B-1的第二末端部分和图案化结构406B-2的第一末端部分重叠；且部分606B-3的垂直投影可与图案化结构406B-2的第二末端部分重叠。这样的重叠后续可用以定义至少一个成像层(例如底层602)，前述的成像层在修整图案化结构时可夹住图案化结构406B的末端部分，以下将参照图8A-图8C进一步详细讨论。

对应图2的操作210，图7A为在其中一个制程阶段，将一或多个第二成像层602-606图案化的FinFET装置300的俯视图。图7B和图7C分别显示沿着剖面A-A和剖面B-B切割且与图7A对应的剖面示意图。

在形成经过上述处理而产生的上层606之后，将上层606(例如第6A-6B图所示的部分606B-1、606B-2和606B-3)的图案转移至下方的层。举例而言，经由一或多个蚀刻制程，包含各种干式蚀刻、湿式蚀刻及/或其他蚀刻方法(例如反应式离子蚀刻)，将部分606B-1、606B-2和606B-3转移至中间层604，并转移至底层602。随后，通过任何合适的制程，包含光阻剥除制程，以移除剩余的上层、中间层和底层。应理解的是可同时或分别移除上层、中间层和底层。举例而言，当从上层606转移图案至中间层604时，可同时移除上层606；而当从中间层604转移图案至底层602时，可同时移除中间层604。

使用至少一个剩余的成像层602-606与转移的图案作为保护遮罩，经由蚀刻制程移除底层602的一或多个部分(例如图7B所示的602A)以形成经处理或图案化的底层602(例如602B)，经处理或图案化的底层602包含三个部分602B-1、602B-2和602B-3，如图7A-图7B所示。在各种实施例中，经处理的底层602B的部分602B-1、602B-2和602B-3可分别与经处理的上层606B的部分606B-1、606B-2和606B-3垂直对齐。如此，可通过底层的部分602B-1、606B-2和606B-3中的至少两者来夹住或固定住每一个图案化结构406B相应的末端部分。例如在图7A中，分别通过部分602B-1和602B-2来夹住图案化结构406B-1的末端部分；以及分别通过部分602B-2和602B-3来夹住图案化结构406B-2的末端部分。蚀刻制程可包含干式蚀刻制程，干式蚀刻制程使用含氧气体、含氟气体(例如CF

对应图2的操作212，图8A为在其中一个制程阶段，将图案化结构406B修整的FinFET装置300的俯视图。图8B和图8C分别显示沿着剖面A-A和剖面B-B切割且与图8A对应的剖面示意图。

如图8A所示，沿着主动栅极结构310-330的纵轴方向(例如沿着剖面B-B)对图案化结构406B进行修整，以使图案化结构406B具有多个宽度。明确来说，由于经处理的底层602B的相应部分夹住、覆盖住或者固定住图案化结构406B的末端部分，可对图案化结构406B未被经处理的底层602B所覆盖的部分(例如中央部分)进行修整，使其具有较窄的宽度W2，同时末端部分仍可具有原本的宽度W1。如此，在此制程阶段由上往下俯视，图案化结构406B可具有骨头形状的轮廓。一些实施例中，修整前的宽度W1和修整后的宽度W2可具有至少1纳米(nm)的差异。一些实施例中，此差异可受修整前的宽度W1所影响，且可为至少宽度W1的至少一部分，例如约10％至约60％。

根据一些实施例，图案化结构406B具有这样的修整宽度，此修整宽度垂直投影在相邻源/漏极结构之间(例如在源/漏极结构356和364之间、在源/漏极结构358和366之间)的一部分层间介电质363上，也显示于图8C中。可因此定义相邻源/漏极结构之间(基于层间介电质363的这部分上而形成的)介电间隔具有较窄的宽度。由于介电间隔在相邻源/漏极结构之间具有较窄的宽度，所以连接至源/漏极结构的相应的互连结构可进一步沿着主动栅极结构310-330的纵轴方向(例如沿着剖面B-B)延伸，因此有利于降低它们的接触电阻。

根据各种实施例，如图8C所示，可通过蚀刻制程801来修整图案化结构406B。通过使用蚀刻制程801，可修整图案化结构406B以缩小其临界尺寸(例如W2)，可因此超过微影制程的限制。蚀刻制程801可包含干式蚀刻制程及/或湿式蚀刻制程。湿式蚀刻制程可使用以酸为基底的蚀刻剂，例如像是硫酸(H

尽管在图8A和图8C显示的范例中，图案化结构406B(的垂直投影)是位于两个相邻的源/漏极结构的中央，应理解在一些情况下，图案化结构406B可从这样的中央往横向偏移(例如因图案化制程中错位(misalignment)的缘故)。当这种状况发生时，可沿着主动栅极结构310-330的纵轴方向不对称地修整图案化结构406B。例如在图8C中，当图案化结构406B-2朝向源/漏极结构358偏移(例如从源/漏极结构358和366的中央)时，可对图案化结构406B-2的左手边部分修整得比图案化结构406B-2的右手边部分更多。这可通过调整蚀刻制程801倾斜角度以达成。举例而言，通过调整蚀刻制程801的蚀刻方向性，图案化结构406B-2的左手边部分可比图案化结构406B-2的右手边部分对蚀刻制程801的蚀刻剂暴露更多。在另一范例中，图案化结构406B-2的左手边部分可比右手边部分以更高的蚀刻速率来进行蚀刻。

对应图2的操作214，图9A为在其中一个制程阶段，将介电层404和硬遮罩层402图案化的FinFET装置300的俯视图。图9B和图9C分别显示沿着剖面A-A和剖面B-B切割且与图9A对应的剖面示意图。

在形成经处理的底层602B并修整图案化结构406B之后，将经处理的底层602B的图案(在图9B中以虚线表示)转移至下方的层。如图所示，经由一或多个蚀刻制程，包含各种干式蚀刻、湿式蚀刻及/或其他蚀刻方法(例如反应式离子蚀刻)，将部分602B-1、606B-2和606B-3转移至介电层404，并转移至硬遮罩层402。随后，通过任何合适的制程(包含光阻剥除制程)移除经处理的底层602B。

如图9B所示，沿着鳍304-306的纵轴方向(例如剖面A-A)，使用经处理的底层602B作为保护遮罩，经由一或多个蚀刻制程移除介电层404的一或多个部分(例如404A)和硬遮罩层402的一或多个部分(例如402A)，以分别形成经处理的或图案化介电层404(例如404B)和经处理的或图案化硬遮罩层402(例如402B)。经处理的介电层404B可包含三个部分404B-1、404B-2和404B-3，且经处理的硬遮罩层402B可包含三个部分402B-1、402B-2和402B-3。

如图9C所示，沿着主动栅极结构310-330的纵轴方向(例如剖面B-B)，经处理的介电层404B和经处理的硬遮罩层402可继承图案化结构406B修整后的轮廓。一些实施例中，经处理的介电层404B和经处理的硬遮罩层402B可各自具有约等于W2的宽度。

蚀刻制程可包含干式蚀刻制程，干式蚀刻制程使用含氧气体、含氟气体(例如CF

对应图2的操作216，图10A为在其中一个制程阶段的FinFET装置300的俯视图，FinFET装置300在此制程阶段包含接触孔洞1002、1004、1006和1008。图10B和图10C分别显示沿着剖面A-A和剖面B-B切割且与图10A对应的剖面示意图。

使用剩余的硬遮罩层402B作为保护遮罩，经由蚀刻制程1001移除层间介电质363相应的部分，以形成接触孔洞1002-1008。如图9B所示，沿着鳍304-306的纵轴方向(例如剖面A-A)，剩余的硬遮罩层402B(402B-1、402B-2和402B-3)暴露出层间介电质363分别与源/漏极结构354-360垂直对齐的部分。因此，移除层间介电质363的这些部分以形成接触孔洞1002-1008，其中接触孔洞1002-1004是在主动栅极结构310的相对侧上，接触孔洞1004-1006是在主动栅极结构320的相对侧上，且接触孔洞1006-1008是在主动栅极结构330的相对侧上。

如图10C所示，沿着主动栅极结构310-330的纵轴方向(例如剖面B-B)，在蚀刻制程1001之后，可保留层间介电质363由经处理的硬遮罩层402B遮盖或覆盖住的部分362’。如此剩余的部分362’可作为接触孔洞1006分别暴露出源/漏极结构358和366的两个部分1006A和1006B之间的介电间隔(以下称为介电间隔362’)。介电间隔362’可继承经处理的硬遮罩层402B的修整轮廓，具有约等于W2的宽度。由于介电间隔362’具有“修整的”轮廓，可因此扩大接触孔洞1006A和1006B相应的宽度(沿着剖面B-B)。换言之，可缩短相邻接触孔洞(例如1006A和1006B)相应的内侧壁之间的距离。

蚀刻制程可包含干式蚀刻制程，干式蚀刻制程使用含氧气体(例如O

尽管在图10C所示的范例中，介电间隔362’具有整体的宽度(例如具有单一宽度的柱状)，应理解的是，本公开的范围也保留呈现渐细(tapered)轮廓的介电间隔362’的样态。举例而言，介电间隔362’可包含具有第一宽度的下部分和具有第二宽度的上部分，其中第一宽度逐渐缩小或扩大至第二宽度。一些实施例中，当介电间隔362’具有渐细轮廓时，第二宽度可比第一宽度更接近宽度W2。

对应图2的操作218，图11A为在其中一个制程阶段的FinFET装置300的俯视图，FinFET装置300在此制程阶段包含互连结构1102、1104、1106和1108。图11B和图11C分别显示沿着剖面A-A和剖面B-B切割且与第11A图对应的剖面示意图。

可通过在接触孔洞1002-1008内填充金属材料以形成互连结构1102-1108，随后通过化学机械研磨制程以移除覆盖主动栅极结构的牺牲护盔结构312-332。金属材料可包含钨(W)，且可使用合适的方法来形成金属材料，例如物理气相沉积、化学气相沉积、电镀、无电镀覆或类似的方法。除了钨以外，也可使用其他材料来形成互连结构1102-1108，例如铜(Cu)、金(Au)、钴(Co)、钌(Ru)、前述的组合、前述的多层、前述的合金或类似的材料。

如图11A-图11C所示，形成电性耦接至一或多个相应的源/漏极结构的互连结构1102-1108。举例而言，互连结构1102可电性耦接至源/漏极结构354和362；互连结构1104的第一部分1104A可电性耦接至源/漏极结构356；互连结构1104的第二部分1104B可电性耦接至源/漏极结构364；互连结构1106的第一部分1106A可电性耦接至源/漏极结构358；互连结构1106的第二部分1106B可电性耦接至源/漏极结构366；且互连结构1108可电性耦接至源/漏极结构360和368。这样的互连结构1102-1108可为中段制程(middle-end-of-line，MEOL)互连网路的一部分，其中这样的互连结构有时候称为“MDs”。

在各种实施例中，可通过具有约为W2的宽度的介电间隔362’将互连结构1104和1106各自的不同部分彼此电性隔离。在现存的技术中，将两相邻源/漏极结构电性隔离的介电间隔的宽度一般受到各种因素影响，例如像是图案化制程的限制，定义介电间隔的相应的图案化结构因尺寸缩小而倾向剥落等等。相比之下，在此公开的方法能仅沿着其预计形成的方向(例如期望两相邻源/漏极结构彼此隔开的方向)修整图案化结构(例如406B)。如此，可缩小介电间隔(例如362’)的宽度，进而扩大设置在介电间隔的相对侧上的互连结构(例如1106A和1106B)各自的宽度。因此可有利地降低互连结构的接触电阻。

尽管本公开的实施例是针对在两相邻源/漏极结构之间形成修整的介电间隔，但应理解这些实施例适用于晶体管装置中预期要彼此隔离或分开的各种其他结构中的任一种，这些同时保留在本公开的范围内。举例而言，公开的方法可用于多晶硅栅极结构、金属栅极结构等。

图12是根据本公开的一或多个实施例，显示晶体管装置的互连结构的另一形成方法1200的流程图。举例而言，至少一些方法1200的操作可用于形成FinFET装置(例如FinFET装置300)。要注意的是，方法1200仅为范例，并非用于限定本公开。因此，应理解可在图12的方法1200之前、中、后提供额外的操作。

一些实施例中，方法1200与图2的方法200实质上相同，除了方法1200可包含在形成一或多个第二成像层(例如602-606)之前修整第一图案化结构(例如406B)的操作。因此，以下对方法1200进行简要的叙述。

方法1200始于操作1202，提供部分形成的FinFET装置。方法1200继续至操作1204，形成一或多个第一成像层，第一成像层包含用于形成第一图案结构的图案。方法1200继续至操作1206，形成第一图案化结构。方法1200继续至操作1208，修整第一图案化结构。方法1200继续至操作1210，形成一或多个第二成像层，第二成像层包含用于形成互连结构的图案。方法1200继续至操作1212，将一或多个第二成像层图案化。方法1200继续至操作1214，将硬遮罩层图案化以形成第二图案化结构。方法1200继续至操作1216，形成接触孔洞。方法1200继续至操作1218，在接触孔洞内形成互连结构。根据一些实施例，当形成第一图案化结构时(例如在操作1206)，可形成沿着鳍304-306的纵轴方向具有延长的长度的第一图案化结构，以补偿在操作1208期间可能被修掉的长度。

图13是根据本公开的一或多个实施例，显示晶体管装置的互连结构的又一形成方法1300的流程图。举例而言，至少一些方法1300的操作可用于形成FinFET装置(例如FinFET装置300)。要注意的是，方法1300仅为范例，并非用于限定本公开。因此，应理解可在图13的方法1300之前、中、后提供额外的操作。

一些实施例中，方法1300与图2的方法200实质上相同，除了方法1300可包含在形成第二图案化结构之后修整第二图案化结构(例如402B)的操作。因此，以下对方法1300进行简要的叙述。

方法1300始于操作1302，提供部分形成的FinFET装置。方法1300继续至操作1304，形成一或多个第一成像层，第一成像层包含用于形成第一图案结构的图案。方法1300继续至操作1306，形成第一图案化结构。方法1300继续至操作1308，形成一或多个第二成像层，第二成像层包含用于形成互连结构的图案。方法1300继续至操作1310，将一或多个第二成像层图案化。方法1300继续至操作1312，将硬遮罩层图案化以形成第二图案化结构。方法1300继续至操作1314，修整第二图案化结构。方法1300继续至操作1316，形成接触孔洞。方法1300继续至操作1318，在接触孔洞内形成互连结构。

本公开的一样态公开半导体装置的制造方法。方法包含在层间介电质上形成第一图案化结构。层间介电质覆盖于第一源/漏极结构和第二源/漏极结构上。第一图案化结构沿着第一横向方向延伸，且第一图案化结构的垂直投影沿着与第一横向方向垂直的第二横向方向位于第一源/漏极结构与第二源/漏极结构之间。方法包含缩小第一图案化结构沿着第二横向方向延伸的宽度。方法包含基于具有缩小的宽度的第一图案化结构形成分别暴露出第一源/漏极结构和第二源/漏极结构的多个接触孔洞。

在一些实施例中，方法在缩小第一图案化结构的宽度之前，还包括：在层间介电质上沉积至少一个成像层；以及在至少一个成像层内形成沟槽，沟槽沿着第二横向方向延伸且暴露出第一图案化结构的中央部分。在一些实施例中，缩小第一图案化结构的宽度的步骤包括经由沟槽蚀刻第一图案化结构的中央部分，同时至少一个成像层夹住第一图案化结构的末端部分。在一些实施例中，方法还包括以金属材料填充接触孔洞，以形成分别电性连接至第一源/漏极结构和第二源/漏极结构的第一互连结构和第二互连结构。在一些实施例中，第一互连结构与第二互连结构通过第一图案化结构垂直投影的层间介电质的一部分彼此电性隔离。在一些实施例中，第一图案化结构的宽度缩小至少约1纳米(nm)。在一些实施例中，方法在缩小第一图案化结构的宽度之后，还包括：在层间介电质上沉积至少一个成像层；以及在至少一个成像层内形成沟槽，沟槽沿着第二横向方向延伸且暴露出第一图案化结构的中央部分。在一些实施例中，方法在缩小第一图案化结构的宽度的步骤之前，还包括：在层间介电质上形成第二图案化结构，其中第二图案化结构沿着第一横向方向延伸，且第二图案化结构的垂直投影沿着第二横向方向位于第一源/漏极结构与第二源/漏极结构之间；在层间介电质上沉积至少一个成像层；在至少一个成像层内形成一沟槽，沟槽沿着第二横向方向延伸且暴露出第二图案化结构的中央部分；以及使用第二图案化结构形成第一图案化结构。在一些实施例中，形成接触孔洞的步骤包括使用干式蚀刻制程以蚀刻层间介电质，干式蚀刻制程包含蚀刻剂，蚀刻剂是选自于由四氟化碳(CF

本公开的另一样态公开半导体装置的制造方法。方法包含形成层间介电质覆盖于第一源/漏极结构和第二源/漏极结构上。方法包含在层间介电质上形成第一图案化结构。第一图案化结构沿着第一横向方向延伸，且第一图案化结构在层间介电质上的垂直投影沿着与第一横向方向垂直的第二横向方向位于第一源/漏极结构与第二源/漏极结构之间。方法包含修整第一图案化结构，借此缩小第一图案化结构沿着第二横向方向延伸的宽度。方法包含基于修整后的第一图案化结构蚀刻层间介电质以形成分别暴露出第一源/漏极结构和第二源/漏极结构的多个接触孔洞，因此分别扩大接触孔洞沿着第二横向方向的宽度。

在一些实施例中，方法在修整第一图案化结构的步骤之前，还包括：在层间介电质上沉积至少一个成像层；以及在至少一个成像层内形成沟槽，沟槽沿着第二横向方向延伸且暴露出第一图案化结构的中央部分。在一些实施例中，修整第一图案化结构的步骤包括经由沟槽蚀刻第一图案化结构的中央部分，同时至少一个成像层夹住第一图案化结构的末端部分。在一些实施例中，方法还包括以金属材料填充扩大的接触孔洞，以形成分别电性连接至第一源/漏极结构和第二源/漏极结构的第一互连结构和第二互连结构。在一些实施例中，沿着第二横向方向扩大第一互连结构与第二互连结构分别的宽度，以降低第一互连结构和第二互连结构分别的接触电阻。在一些实施例中，方法在修整第一图案化结构的步骤之后，还包括：在层间介电质上沉积至少一个成像层；以及在至少一个成像层内形成沟槽，沟槽沿着第二横向方向延伸且暴露出第一图案化结构的中央部分。在一些实施例中，方法在修整第一图案化结构的步骤之前，还包括：在层间介电质上形成第二图案化结构，其中第二图案化结构沿着第一横向方向延伸，且第二图案化结构的垂直投影沿着第二横向方向位于第一源/漏极结构与第二源/漏极结构之间；在层间介电质上沉积至少一个成像层；在至少一个成像层内形成沟槽，沟槽沿着第二横向方向延伸且暴露出第二图案化结构的中央部分；以及使用第二图案化结构形成第一图案化结构。在一些实施例中，蚀刻层间介电质的步骤包括实施干式蚀刻制程，干式蚀刻制程包含蚀刻剂，蚀刻剂是选自于由四氟化碳(CF

本公开的又一样态公开半导体装置的制造方法。方法包含形成层间介电质覆盖于第一源/漏极结构和第二源/漏极结构上，第一源/漏极结构与第二源/漏极结构沿着第一横向方向彼此隔开。方法包含在层间介电质上形成图案化结构。图案化结构沿着第一横向方向位于第一源/漏极结构与第二源/漏极结构之间。方法包含夹住图案化结构沿着与第一横向方向垂直的第二横向方向的末端部分。方法包含缩小图案化结构沿着第一横向方向延伸的宽度。方法包含基于具有缩小的宽度的图案化结构蚀刻层间介电质以形成分别暴露出第一源/漏极结构和第二源/漏极结构的多个接触孔洞，因此缩短接触孔洞分别通过层间介电质隔开的内侧壁之间的距离。

在一些实施例中，夹住图案化结构的末端部分的步骤还包括：在层间介电质上沉积至少一个成像层；以及在至少一个成像层内形成沟槽，沟槽沿着第一横向方向延伸且暴露出图案化结构的一中央部分，同时使用至少一个成像层的剩余部分夹住图案化结构的末端部分。在一些实施例中，图案化结构的宽度缩小至少约1纳米(nm)。

前述内文概述了许多实施例的部件，以使本技术领域中具有通常知识者可以更佳地了解本公开的各种样态。本技术领域中具有通常知识者应可理解他们可使用本公开为基础来设计或修改其他制程及结构，以达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中具有通常知识者也应了解这些相等的架构并未背离本公开的精神与范围。而在不背离本公开的精神与范围的前提下，他们可对本文进行各种改变、替换或变更。