芯片组件、芯片转接板及芯片组件的制备方法

技术领域

本发明涉及半导体领域，具体而言，涉及一种芯片组件、芯片转接板及芯片组件的制备方法。

背景技术

芯片3D封装技术，是指在一个封装体内的封装相互连接的两个及两个以上芯片的封装技术。近年来，支撑3D封装的关键技术硅通孔(Through Silicon Via，TSV)不断获得突破，以TSV为核心的3D封装技术已成为业界公认的新一代封装技术的重要发展方向。

如图1所示为相关技术中的一种3D封装的芯片组件，其中将CCD(charge coupleddevice，光电转换)芯片11通过TSV结构12与SRAM芯片13进行连接，并最终在外侧进行封装(图1中仅示出了封装层14对CCD芯片一侧表面进行封装的部分结构)，其中，CCD芯片11包括走线层111和沟道层112，SRAM芯片13同样包括走线层131和沟道层132。在图1所示的芯片组件中，外部电源走线通常与封装层14连接，电源电能通过封装层14传输到CCD芯片11和SRAM芯片13中。其中，电源走线提供的电能传输至SRAM芯片13的沟道层132需要连续经过CCD芯片11的走线层111、沟道层112、TSV结构12以及SRAM芯片13的走线层131，这一过程中的压降较高，导致SRAM芯片13的沟道层132实际的电压较低；此外，由于CCD芯片11通过TSV结构12与SRAM芯片13进行连接，TSV结构的布线密度有限，导致CCD芯片11和SRAM芯片13之间的交互带宽较低。

发明内容

本发明的目的在于提供一种芯片组件、芯片转接板及芯片组件的制备方法，能够减少芯片组件中产生的压降，同时提升芯片组件中不同芯片之间交互的带宽。

第一方面，本发明提供一种芯片组件，包括：第一芯片、第二芯片、以及与所述第一芯片和所述第二芯片连接的芯片转接板；所述芯片转接板包括用于与外部走线连接的走线结构，所述走线结构分别与所述第一芯片和所述第二芯片连接。

与现有技术相比，本发明实施例所提供的芯片组件中设置走线结构分别与第一芯片和第二芯片连接，同时由于外部走线与走线结构连接，外部走线对芯片进行供电时可以直接经由走线结构向第一芯片和第二芯片进行供电，在供电路径上产生的压降较低，从而减少芯片组件中的压降；此外，第一芯片和第二芯片均与走线结构连接，第一芯片和第二芯片可以通过走线结构进行通信，从而提升芯片组件中不同芯片之间进行信号交互通信时的带宽。

在可选的实施方式中，所述芯片转接板还包括具有空腔的主体部，所述主体部包括与所述空腔连接、贯穿所述主体部表面的开口；所述走线结构包括走线层和与所述走线层连接的多个键合部；所述走线层设置在所述空腔内，所述键合部经由所述开口露出所述主体部表面。设置键合部经由开口露出主体部表面，可以使用键合部与其它结构进行键合邦定，提升走线结构与其它结构连接后的电气性能。

在可选的实施方式中，所述走线层包括多条一类走线和多条二类走线，所述一类走线的横截面积小于所述二类走线的横截面积、且所述多条一类走线的走线间隔小于所述多条二类走线的走线间隔；所述一类走线和所述二类走线连接，所述一类走线或所述二类走线与所述键合部连接。走线结构中包括横截面积和走线间隔不同的多条一类走线和多条二类走线，可以适应不同频率和不同强度的电信号的传输。

在可选的实施方式中，所述走线层包括多条一类走线和多条二类走线，所述一类走线的横截面积小于所述二类走线的横截面积、且所述多条一类走线的走线间隔小于所述多条二类走线的走线间隔；所述一类走线和所述二类走线分别与不同的所述键合部连接。

在可选的实施方式中，所述第一芯片包括第一沟道层和与所述第一沟道层连接的第一走线层，所述第二芯片包括第二沟道层和与所述第二沟道层连接的第二走线层；所述第一走线层和所述第二走线层分别与不同的所述键合部连接。

在可选的实施方式中，所述第一走线层包括第一信号走线和第一电源走线，所述第一电源走线包括埋入式电源线和与所述埋入式电源线连接的穿孔走线；所述穿孔走线贯穿所述第一沟道层、且所述穿孔走线与所述键合部连接。埋入式电源线是埋在晶体管下方的金属线结构——部分在硅衬底内，部分在浅沟槽隔离氧化物内，可以降低第一走线层和/或第二走线层单元的高度并减少压降。

在可选的实施方式中，所述芯片组件还包括第三芯片；所述第三芯片包括第三沟道层和与所述第三沟道层连接的第三走线层；所述第三走线层与所述第一信号走线连接。将第三芯片的第三走线层与第一信号走线连接，可以直接经由第一信号走线向第三芯片传输电信号，从而降低电信号传输至第三芯片过程中的压降。

在可选的实施方式中，所述芯片组件还包括空白晶片；所述第一芯片和所述第二芯片设置在所述芯片转接板的同一侧，所述空白晶片设置在所述第一芯片和所述第二芯片之间。在第一芯片和第二芯片之间设置空白晶片，空白晶片可以吸收第一芯片和第二芯片之间由于热胀冷缩或者是外力产生的应力，提升芯片组件的可靠性。

第二方面，本发明提供了一种芯片转接板，包括：主体部和设置在所述主体部上的走线结构；所述主体部包括空腔和与所述空腔连接、贯穿所述主体部表面的开口；所述走线结构包括走线层和与所述走线层连接的多个键合部；所述走线层设置在所述空腔内，所述键合部经由所述开口露出所述主体部表面。

在可选的实施方式中，所述走线层包括多条一类走线和多条二类走线，所述一类走线的横截面积小于所述二类走线的横截面积、且所述多条一类走线的走线间隔小于所述多条二类走线的走线间隔；所述一类走线和所述二类走线连接，所述一类走线或所述二类走线与所述键合部连接。

在可选的实施方式中，所述走线层包括多条一类走线和多条二类走线，所述一类走线的横截面积小于所述二类走线的横截面积、且所述多条一类走线的走线间隔小于所述多条二类走线的走线间隔；所述一类走线和所述二类走线分别与不同的所述键合部连接。

第三方面，本发明提供芯片组件制备方法，包括：提供衬底；在所述衬底上制成包括走线结构的芯片转接板，所述走线结构用于与外部走线连接；在所述芯片转接板上分别制成与所述走线结构连接的第一芯片和第二芯片。

在可选的实施方式中，所述在所述衬底上制成包括走线结构的芯片转接板，包括：在所述衬底上制成具备开孔的第一主体层；在所述第一主体层上制成键合部和走线层；在所述键合部和所述走线层上制成第二主体层。

在可选的实施方式中，所述在所述芯片转接板上分别制成与所述走线结构连接的第一芯片和第二芯片，包括：将制备完成的所述第一芯片转移至所述芯片转接板，将所述第一芯片的第一走线层与所述键合部键合邦定；将制备完成的所述第二芯片转移至所述芯片转接板，将所述第二芯片的第二走线层与所述键合部键合邦定。

在可选的实施方式中，所述将所述第一芯片的第一走线层与所述键合部键合，包括：将所述第一走线层中的穿孔走线与所述键合部键合邦定。

在可选的实施方式中，所述芯片组件制备方法还包括：去除所述衬底；制成围绕所述第一芯片、所述第二芯片、以及所述芯片转接板的封装层。

在可选的实施方式中，所述去除所述衬底前，所述芯片组件制备方法还包括：在所述第一芯片上制成第三芯片，将所述第三芯片的第三走线层与所述第一芯片的第一信号走线键合邦定。

在可选的实施方式中，所述去除所述衬底前，所述芯片组件制备方法还包括：在所述第一芯片和所述第二芯片之间制备空白晶片。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为相关技术中的3D封装的芯片组件的结构示意图；

图2为本发明实施例一所提供的芯片组件的结构示意图；

图3为本发明实施例一所提供的芯片组件中芯片转接板的结构示意图；

图4为本发明另一实施例所提供的芯片组件的结构示意图；

图5为本发明实施例二所提供的芯片组件的结构示意图；

图6为本发明实施例三所提供的芯片组件制备方法的流程示意图；

图7～图12为本发明实施例三所提供的芯片组件制备方法中各个步骤的中间结构示意图；

图13为本发明实施例四所提供的芯片组件制备方法的流程示意图；

图14为本发明实施例四所提供的芯片组件制备方法的中间结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。

本发明实施例一提供了一种芯片组件，如图2所示，包括：第一芯片10，第二芯片20，以及芯片转接板30，芯片转接板30分别与第一芯片10和第二芯片20连接。其中，芯片转接板30包括分别与第一芯片10和第二芯片20连接的走线结构301，走线结构301还可以用于与外部走线连接。外部走线例如可以是电源走线、走线结构301与电源走线连接，电源走线经由走线结构301向芯片组件供电，或者外部走线也可以是外部的信号走线，走线结构301与信号走线连接，信号走线经由走线结构301向芯片组件传输信号，可以理解的是，前述外部走线为电源走线或者信号走线仅为本发明一些实施例中走线结构301可以连接的外部走线的举例说明。

请参照图2，在本发明实施例一所提供的芯片组件中，以外部走线为电源走线为例，电源走线在向芯片组件供电时，电流首先流入走线结构301，然后经由走线结构301流入第一芯片10和第二芯片20，相较于图1所示的通过TSV结构进行电流传输，本发明实施例一所提供的芯片组件中电流传输过程传输路径较短，压降较低，此外，无需通过TSV结构进行电流传输还可以进一步的降低电流传输过程中的压降。

此外，第一芯片10和第二芯片20在进行相互之间的信号交互时，第一芯片10发出的信号可以经由走线结构301传输至第二芯片20，第二芯片20发出的信号同样可以经由走线结构301传输至第一芯片10，由于走线结构301中通过走线结构进行信号传输，相较于通过TSV结构进行信号传输，走线结构的布线密度较大，因此第一芯片10和第二芯片20之间的信号交互带宽更大，信号交互效率更高。

与现有技术相比，本发明实施例一所提供的芯片组件中设置走线结构301分别与第一芯片10和第二芯片20连接，同时由于外部走线与走线结构301连接，外部走线对芯片进行供电时可以直接经由走线结构向第一芯片10和第二芯片20进行供电，在供电路径上产生的压降较低，从而减少芯片组件中的压降；此外，第一芯片10和第二芯片20均与走线结构301连接，第一芯片10和第二芯片20可以通过走线结构301进行通信，从而提升芯片组件中不同芯片之间进行信号交互通信时的带宽。

在本发明的一些实施例中，如图3所示，芯片转接板30包括具有空腔302(图3中空腔302已被走线层305填充)的主体部303，主体部303包括与所述空腔302连接、贯穿所述主体部303表面的开口304(图3中开口304已被键合部306填充)；所述走线结构301包括走线层305和与所述走线层305连接的多个键合部306；所述走线层305设置在所述空腔302内，所述键合部306经由所述开口304露出所述主体部303表面。设置键合部306经由开口304露出主体部303表面，可以使用键合部306与其它结构进行键合邦定，提升走线结构301与其它结构连接后的电气性能。

在本发明的一些实施例中，键合部306可以为导电材料构成的柱状结构，柱状结构一端与走线层305连接，另一端经由开口304露出主体部303表面，露出主体部303一侧的表面可以与第一芯片10和第二芯片20连接，从而实现对第一芯片10、第二芯片20、走线层305之间的电性连接。可以理解的是，前述仅为本发明的一些实施例中键合部306的具体结构的举例说明，在本发明的一些其它的实施例中，键合部306也可以是一侧与走线层305连接，另一侧与第一芯片10和第二芯片20连接的板状结构、线状结构，具体可以根据实际需要进行灵活的设置。

进一步的，在本发明的一些实施例中，如图3所示，走线层305包括多条一类走线3051和多条二类走线3052。其中，一类走线3051的横截面积小于二类走线3052的横截面积，例如设置一类走线3051例如可以为细密走线，厚度0.8微米，宽度0.4微米，设置二类走线3052例如可以为厚铜走线，厚度1微米，宽度2微米等。通过设置横截面积大小不同的一类走线3051和二类走线3052，可以适应不同频率和不同强度的电信号的传输。例如横截面积较小的一类走线3051可以用于传输电流较小的数据信号电流，而横截面积较大的二类走线3052可以用于传输电流较大的电源供电电流。此外，在本发明的一些实施例中，还可以根据实际的电流传输需要设置多条一类走线3051的走线间隔小于多条二类走线3052的走线间隔，例如可以设置多条一类走线3051之间的走线间隔为0.4微米，而设置多条二类走线3052之间的走线间隔为1微米等，或者是设置一类走线3051的横截面积小于二类走线3052的横截面积且多条一类走线3051的走线间隔小于多条二类走线3052的走线间隔，具体可以根据实际需要进行设置。走线结构301中包括横截面积和走线间隔不同的多条一类走线3051和多条二类走线3052，可以适应不同频率和不同强度的电信号的传输。

在本发明的不同实施例中，一类走线3051和二类走线3052与键合部306的连接方式可以不同，如图3所示为本发明一种实施例中一类走线3051和二类走线3052与键合部306的一种具体的连接方式的举例说明，其中，一类走线3051和二类走线3052相互连接，一类走线3051与所述键合部306连接。可以理解的是，一类走线3051与所述键合部306连接仅为图3所示的一种具体的举例说明，并不构成限定，在本发明的一些其它的实施例中，也可以是二类走线3052与所述键合部306连接，或者是一类走线3051和二类走线3052可以相互绝缘而分别与不同的所述键合部306连接等其它方式，具体可以根据实际需要进行设置。

具体的，如图2所示，第一芯片10包括第一沟道层101和与第一沟道层101连接的第一走线层102，第二芯片20包括第二沟道层201和与第二沟道层201连接的第二走线层202。其中，第一走线层102和第二走线层202分别与不同的键合部306连接。在本发明的一些实施例中，第一走线层102和键合部306之间可以通过混合键合绑定的方式连接。混合键合邦定与传统的凸点焊接技术不同，混合键合邦定没有突出的凸点，特别制造的电介质表面光滑，实际上还会有一个略微的凹陷。在室温将两个电介质附着在一起，再升高温度并对它们进行退火，电介质这时会膨胀，并牢固地键合在一起，从而形成电气连接。混合键合邦定可以将连接间距缩小到10微米以下，可获得更高的载流能力，更紧密的电介质互联密度，并获得比底部填充胶更好的热性能。

进一步的，在本发明的一些实施例中，如图2所示，第一走线层102包括第一信号走线103和第一电源走线104，所述第一电源走线104包括埋入式电源线105和与所述埋入式电源线105连接的穿孔走线106；所述穿孔走线106贯穿所述第一沟道层101、且所述穿孔走线106与所述键合部306连接。埋入式电源线105是埋在晶体管下方的金属线结构——部分在硅衬底内，部分在浅沟槽隔离氧化物内，可以降低第一走线层102的高度并减少压降。

进一步的，如图4所示，在本发明的一些实施例中，芯片组件还可以包括第三芯片40。第三芯片40包括第三沟道层401和与第三沟道层401连接的第三走线层402；所述第三走线层402与所述第一信号走线103连接。将第三芯片40的第三走线层402与第一信号走线103连接，可以直接经由第一信号走线103向第三芯片40传输电信号，从而降低电信号传输至第三芯片40过程中的压降。

此外，如图4所示，在本发明的一些实施例中，芯片组件还可以包括围绕第一芯片10、第二芯片20、第三芯片40、以及芯片转接板30的封装层50，封装层50上可以设置用于与外部走线连接的接口。

本发明实施例二提供了一种芯片组件，如图5所示，与实施例一所提供的芯片组件相同，本发明实施例二所提供的芯片组件同样包括：第一芯片10，第二芯片20，芯片转接板30，以及围绕第一芯片10、第二芯片20、和芯片转接板30设置的封装层50，所不同的是，本发明实施例二所提供的芯片组件中还包括空白晶片60，第一芯片10和第二芯片20设置在芯片转接板30的同一侧，空白晶片60设置在第一芯片10和第二芯片20之间。

与现有技术相比，本发明实施例二所提供的芯片组件中同样包括第一芯片10，第二芯片20，芯片转接板30，以及围绕第一芯片10、第二芯片20、和芯片转接板30设置的封装层40，因此具备与实施例一相同的技术效果；此外，本发明实施例二所提供的芯片组件中在第一芯片10和第二芯片20之间设置空白晶片60，空白晶片60可以吸收第一芯片10和第二芯片20之间由于热胀冷缩或者是外力产生的应力，提升芯片组件的可靠性。

进一步的，在本发明的一些实施例中，空白晶片60、第一芯片10和第二芯片20三者的厚度相同。设置三者的厚度相同可以更好的进行后续的平整和封装工艺，提升芯片组件整体的可靠性。

本发明实施例还提供了一种芯片转接板，其具体结构和功能与前述芯片组件实施例中的芯片转接板30大致相同，具体可以参照前述实施例中的具体说明，在此不进行赘述。

本发明实施例四提供了一种芯片组件制备方法，具体如图6所示，包括以下步骤：

步骤S101：提供衬底。

具体的，如图7所示，衬底100例如可以是硅材质衬底。可以理解的是，衬底100为硅材质衬底仅为本发明一些实施例中的举例说明，并不构成限定。

步骤S102：在衬底上制成制成包括走线结构的芯片转接板。

具体的，如图8所示，在衬底100上制备形成芯片转接板200，芯片转接板200包括走线结构201和主体部202，走线结构201可以包括一类走线203和二类走线204。走线结构201和主体部202具体可以参照前述实施例中的具体说明，在此不进行赘述。

在本发明的一些实施例中，如图8所示，芯片转接板200可以是在衬底100上直接制备形成芯片转接板200，例如先在所述衬底100上制成具备开孔的第一主体层205；然后在所述第一主体层205上制成具备键合部206和走线层207的走线结构201；最后在走线结构201上制成第二主体层208，形成完整的芯片转接板200；也可以是在其它工具上形成芯片转接板200后再转移至衬底100上，或者是在其它工具上形成包括一类走线203的部分芯片转接板和包括二类走线204的部分芯片转接板后在衬底100上拼接形成芯片转接板200，具体可以根据实际需要进行制备。

步骤S103：在芯片转接板上制成第一芯片和第二芯片。

具体的，如图9所示，第一芯片300包括第一沟道层301和第一走线层302，第二芯片400包括第二沟道层401和第二走线层402。在本发明不同的实施例中，可以是依次在芯片转接板200上制备第一芯片300和第二芯片400，即先在芯片转接板200上制备形成第一芯片300，然后在芯片转接板20上制备形成第二芯片400，也可以是同时在芯片转接板200上制备第一芯片300和第二芯片400，还可以是在其它工具上形成第一芯片300和第二芯片400，然后将制备完成的第一芯片300和第二芯片400转移到芯片转接板200上，然后将第一走线层302、第二走线层402分别与所述键合部207键合邦定，具体可以根据实际需要进行灵活的设置。在本发明的一些实施例中，键合邦定例如可以使用混合键合邦定技术，混合键合邦定技术与传统的凸点焊接技术不同，混合键合邦定没有突出的凸点，特别制造的电介质表面光滑，在本实施例中，即第一走线层302和键合部207的表面光滑，实际上还会有一个略微的凹陷。在室温将第一走线层302和键合部207附着在一起，再升高温度并对它们进行退火，第一走线层302和键合部207这时会膨胀，并牢固地键合在一起，从而形成电气连接。混合键合邦定可以将连接间距缩小到10微米以下，可获得更高的载流能力，更紧密的电介质互联密度，并获得比底部填充胶更好的热性能。

具体的，在本发明的一些实施例中，将所述第一走线层302与所述键合部207键合可以是将所述第一走线层302中的穿孔走线303与所述键合部207键合邦定。具体结构可以参照前述实施例中的具体说明，在此不进行赘述。

进一步的，在本发明的一些实施例中，还可以将第一芯片300和第二芯片400进行配平，即对第一芯片300和第二芯片400远离芯片转接板200的一侧进行平整处理。

进一步的，除第一芯片300和第二芯片400外，在本发明的一些实施例中，如图10所示，还可以包括在第一芯片300上制成第三芯片500，第三芯片500包括第三沟道层501和第三走线层502，第三走线层502与第一芯片300连接。具体的，可以是将第三走线层502与所述第一芯片300的第一信号走线304键合邦定。可以理解的是，额外在第一芯片300上制成第三芯片500仅为本发明一些实施例中的举例说明，并不构成限定，在本发明的一些其它的实施例中，还可以包括第四芯片、第五芯片等其它结构，具体可以根据实际需要进行设置。

步骤S104：去除衬底。

在本步骤中，如图11所示，芯片组件中的各个芯片制备完成后，可以通过刻蚀等工艺去除衬底。

步骤S105：制成围绕第一芯片、第二芯片、以及芯片转接板的封装层。

在本步骤中，如图12所示，可以将去除衬底100后的芯片组件与封装层600组合进行封装。可以理解的是，如图11所示封装层600的结构仅为本发明一些实施例中的举例说明，在本发明的一些其它的实施例中，封装层600还可以包括其它封装结构，例如可以是围绕第一芯片、第二芯片、以及芯片转接板的闭合空间封装层等。

与现有技术相比，本发明实施例三所提供的芯片组件制备方法中通过在芯片转接板200中制备设置走线结构201分别与第一芯片300和第二芯片400连接，同时由于外部走线与走线结构201连接，外部走线对芯片组件进行供电时可以直接经由走线结构201向第一芯片300和第二芯片400进行供电，在供电路径上产生的压降较低，从而减少芯片组件中的压降；此外，第一芯片300和第二芯片400均与走线结构201连接，第一芯片300和第二芯片400可以通过走线结构201中的走线结构进行通信，从而提升芯片组件中不同芯片之间进行信号交互通信时的带宽。

本发明实施例五提供了一种芯片组件制备方法，具体如图13所示，包括以下步骤：

步骤S201：提供衬底。

步骤S202：在衬底上制成包括走线结构的转接。

步骤S203：在芯片转接板上制成第一芯片和第二芯片。

步骤S204：在第一芯片和第二芯片之间制备空白晶片。

在本步骤中，如图14所示，在第一芯片300和第二芯片400之间制备空白晶片700。空白晶片700为一种没有被图案化、也没有被激活的晶片，其主要是起到吸收第一芯片300和第二芯片400等其它芯片之间由于热胀冷缩或者是扭曲形变而产生的应力，以及提升第一芯片300和第二芯片400等其它芯片的散热效率的作用。

步骤S205：去除衬底。

步骤S206：制成围绕第一芯片、第二芯片、以及芯片转接板的封装层。

可以理解的是，本发明实施例四中的步骤S201至步骤S203、以及步骤S205、步骤S206与前述实施例三中的步骤S101至步骤S105大致相同，具体可以参照前述实施例中的具体说明，在此不进行赘述。

与现有技术相比，本发明第四实施例中所提供的芯片组件制备方法在保留实施例三的技术效果的同时，通过在第一芯片300和第二芯片400之间设置空白晶片700，空白晶片700可以吸收第一芯片300和第二芯片400之间由于热胀冷缩或者是外力产生的应力，提升芯片组件的可靠性。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。