内置时钟编码方式的四端口芯片、系统及数据交互方法

技术领域

本发明涉及图像传感器技术领域，特别是涉及一种具有内置时钟编码方式的四端口芯片、芯片系统及数据交互方法。

背景技术

图像传感器广泛地应用于数码相机、移动手机、医疗器械、汽车和其他应用场合中，用于捕获和识别人物或场景的光学图像信息，并将光学图像信息转换为电学信号。

传统的图像传感器芯片，传输稳定性往往难以有效控制。由于时钟和数据均采用单端传输，抗干扰能力差。另外，传感器中由于没有参考时钟，时钟信号频率受工艺、温度及电源电压等因素影响较大，不能提供一个稳定的时钟，从而无法以稳定可控的时钟频率传输数据。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有内置时钟编码方式的四端口芯片、芯片系统及数据交互方法，解决了现有图像传感器芯片无法以稳定可控的时钟频率传输数据的问题。

为实现上述目的及其他相关目的，本发明提供一种具有内置时钟编码方式的四端口芯片，通过主电源端口和主接地端口供电，通过主时钟端口和主数据端口进行数据交互；所述四端口芯片包括：

时钟模块，用于根据所述主时钟端口输入的外部时钟形成同步时钟，及对所述同步时钟进行倍频并产生倍频时钟；

数据输入模块，连接所述时钟模块的输出端，用于在所述同步时钟的控制下，接收所述主数据端口输入的配置信息并存储；

主模块，连接所述数据输入模块的输出端，用于读取所述配置信息并进行芯片配置，及在系统时钟的控制下产生待传数据；

数据输出模块，连接所述时钟模块的输出端和所述主模块的输出端，用于将所述倍频时钟嵌入至所述待传数据中以产生传输数据，并将所述传输数据通过所述主数据端口输出。

可选地，所述数据输出模块将所述倍频时钟与所述待传数据进行同或处理，以将所述倍频时钟嵌入至所述待传数据中。

可选地，所述数据输出模块还用于将所述传输数据转成差分数据，并通过所述主时钟端口和所述主数据端口差分输出。

可选地，所述数据输出模块采用所述倍频时钟对所述传输数据进行采样输出。

可选地，所述时钟模块采用可调倍频的锁相环电路实现；其中，在所述配置信息传输完成前，所述锁相环电路工作于相位锁定状态；在所述配置信息传输完成后，所述锁相环电路工作于电压锁定状态。

可选地，所述主模块还连接所述时钟模块的输出端，以基于所述同步时钟形成所述系统时钟。

可选地，所述四端口芯片包括图像传感器芯片，所述待传数据包括数字信号形式的图像数据。

本发明还提供一种芯片系统，所述芯片系统包括：

主芯片，采用如上任一项所述的具有内置时钟编码方式的四端口芯片；

从芯片，具有从时钟端口和从数据端口，且所述从时钟端口和所述从数据端口与所述主时钟端口和所述主数据端口对应连接以进行数据交互，用于向所述主芯片提供所述外部时钟和所述配置信息，及接收所述主芯片输出的所述传输数据并得到所述待传数据。

可选地，当所述主芯片输出所述差分数据时，所述从芯片接收所述主芯片输出的所述差分数据并得到所述待传数据。

可选地，所述从芯片包括：

时钟产生模块，用于产生所述外部时钟并通过所述从时钟端口输出；

数据产生模块，用于产生所述配置信息并通过所述从数据端口输出；

数据处理模块，用于通过所述从时钟端口和所述从数据端口接收所述差分数据，将所述差分数据转成所述传输数据并进行时钟恢复，再根据恢复时钟采样所述传输数据以得到所述待传数据。

可选地，在所述主芯片包括图像传感器芯片时，所述从芯片包括处理器芯片。

本发明还提供一种芯片系统的数据交互方法，所述芯片系统包括主芯片和从芯片，所述主芯片的主时钟端口和主数据端口与所述从芯片的从时钟端口和从数据端口对应连接以进行数据交互；所述数据交互方法包括：

所述主芯片通过所述主时钟端口接收所述从芯片发送的外部时钟并形成同步时钟；

在所述同步时钟的控制下，所述主芯片通过所述主数据端口接收所述从芯片发送的配置信息；

所述主芯片根据所述配置信息进行芯片配置；

所述主芯片根据所述同步时钟产生倍频时钟；

所述主芯片将所述倍频时钟嵌入至待传数据中以产生传输数据，并将所述传输数据通过所述主数据端口输出至所述从芯片；

所述从芯片通过所述从数据端口接收所述传输数据，并将所述传输数据进行时钟恢复，再根据恢复时钟采样所述传输数据以得到所述待传数据。

可选地，所述主芯片将所述倍频时钟与所述待传数据进行同或处理，以实现将所述倍频时钟嵌入至所述待传数据中。

可选地，所述主芯片采用所述倍频时钟对所述传输数据进行采样输出。

可选地，所述主芯片基于可调倍频的锁相环电路产生所述倍频时钟；在所述配置信息传输完成前，所述锁相环电路工作于相位锁定状态；在所述配置信息传输完成后，所述锁相环电路工作于电压锁定状态。

可选地，所述从芯片发送所述外部时钟后，经过设定时间再发送所述配置信息。

可选地，在所述主芯片接收到所述从芯片发送的帧开始字段后，所述主芯片由接收模式转为发送模式，此时，所述从芯片由发送模式转为接收模式；在所述从芯片接收到所述主芯片发送的帧结束字段后，所述从芯片由接收模式转为发送模式，此时，所述主芯片由发送模式转为接收模式。

可选地，所述数据交互方法还包括：

形成所述传输数据后，所述主芯片将所述传输数据转成差分数据，并将所述差分数据通过所述主时钟端口和所述主数据端口差分输出至所述从芯片；且所述从芯片通过所述从时钟端口和所述从数据端口接收所述差分数据，并将所述差分数据转成所述传输数据。

如上所述，本发明的一种具有内置时钟编码方式的四端口芯片、芯片系统及数据交互方法，利用内置时钟编码方式将时钟信息嵌入至数据信息中传输，从而使芯片以稳定可控的时钟频率传输数据；同时，将单端数据传输转为双端数据传输，提高了数据传输过程中的抗干扰能力，使芯片具有低功耗和高性能的优势。本发明所述四端口芯片，在不增加端口数量的前提下，可稳定输出可控帧率图像。

附图说明

图1显示为本发明四端口芯片的示意图。

图2显示为本发明四端口芯片进行同或处理时的示意图。

图3显示为本发明芯片系统的示意图。

图4显示为本发明数据交互方法的流程图。

元件标号说明

100 四端口芯片/主芯片

101 时钟模块

102 数据输入模块

103 主模块

104 数据输出模块

200 从芯片

201 时钟产生模块

202 数据产生模块

203 数据处理模块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种具有内置时钟编码方式的四端口芯片100，通过主电源端口VDD1和主接地端口GND1供电，通过主时钟端口SCL1和主数据端口SDA1进行数据交互；所述四端口芯片100包括：时钟模块101、数据输入模块102、主模块103及数据输出模块104。

所述时钟模块101用于根据所述主时钟端口SCL1输入的外部时钟EXT_CLK形成同步时钟SYN_CLK，及对所述同步时钟SYN_CLK进行倍频并产生倍频时钟MUL_CLK。

具体的，所述时钟模块101采用可调倍频的锁相环电路实现；其中，在所述配置信息传输完成前，所述锁相环电路工作于相位锁定状态，通过保持相位差不变来保持频率不变，从而得到稳定的时钟信号；在所述配置信息传输完成后，将所述锁相环电路中的电荷泵(CP)关闭，鉴频鉴相器(PFD)置于复位状态，由此将所述锁相环电路从相位锁定状态切换至电压锁定状态，从而使其中的压控振荡器(VCO)的控制电压不变，所述锁相环电路依然能够输出稳定的时钟信号。

实际应用中，所述同步时钟SYN_CLK的频率和所述外部时钟EXT_CLK的频率相同，所述倍频时钟MUL_CLK的频率为所述同步时钟SYN_CLK的频率的m倍，其中，m为大于1的正数。在一示例中，可以认为初始状态下，锁相环电路的倍频初始值为1，此时，锁相环电路对外部时钟EXT_CLK进行1倍频产生同步时钟SYN_CLK；在芯片配置完成后，锁相环电路的倍频值被配置为m，此时，锁相环电路对同步时钟SYN_CLK进行m倍频产生倍频时钟MUL_CLK。其中，时钟模块可以采用现有技术当中任意可以实现频率调节的锁相环电路实现。

所述数据输入模块102连接所述时钟模块101的输出端，用于在所述同步时钟SYN_CLK的控制下，接收所述主数据端口SDA1输入的配置信息并存储。其中，所述数据输入模块可以包括控制寄存器组件control register bank，基于控制寄存器组件实现数据输入。

所述主模块103连接所述数据输入模块102的输出端，用于读取所述配置信息并进行芯片配置，及在系统时钟SYS_CLK的控制下产生待传数据。进一步的，所述主模块103还连接所述时钟模块101的输出端，以基于所述同步时钟SYN_CLK形成所述系统时钟SYS_CLK。实际应用中，所述系统时钟SYS_CLK的频率和所述倍频时钟MUL_CLK的频率可以相同。当然，二者也可以不同，依据实际需求基于所述倍频时钟MUL_CLK生成需要频率的所述系统时钟SYS_CLK，供主模块使用。

具体的，所述主模块103包括：时钟/控制单元及数据单元；所述时钟/控制单元连接所述时钟模块101的输出端和所述数据输入模块102的输出端，用于根据所述同步时钟SYN_CLK形成所述系统时钟SYS_CLK，及读取所述配置信息并进行芯片配置，以在芯片配置完成后基于所述系统时钟SYS_CLK产生控制信号；所述数据单元连接所述时钟/控制单元的输出端，用于根据所述控制信号产生所述待传数据。在另一示例中，还可以是基于时钟模块形成所述系统时钟SYS_CLK，所述主模块直接接收所述系统时钟SYS_CLK，进行图像数据的生成等；当然，所述主模块也可以采用现有技术其他常规模块。

更具体的，在所述四端口芯片100包括图像传感器芯片时，所述数据单元包括：像素电路及量化电路；所述像素电路连接所述时钟/控制单元的输出端，用于根据所述控制信号进行光电转换以产生像素信号；所述量化电路连接所述像素电路的输出端，用于对所述像素信号进行量化并产生所述待传数据；其中，所述像素信号为模拟信号形式的图像数据，所述待传数据为数字信号形式的图像数据。

实际应用中，所述像素电路与若干个按行和列排布的像素对应，所述像素至少包括；光电二极管、传输晶体管、复位晶体管、源跟随晶体管及选择晶体管；其中，所述光电二极管的阳极接地，阴极连接所述传输晶体管的第一端；所述传输晶体管的控制端接入传输控制信号，第二端连接浮动扩散有源区；所述复位晶体管的控制端接入复位控制信号，第一端接入电源电压，第二端连接浮动扩散有源区；所述源跟随晶体管的栅端连接浮动扩散有源区，漏端接入电源电压，源端连接选择晶体管的第一端；所述选择晶体管的控制端接入选择控制信号，第二端产生像素信号。

所述量化电路包括比较器和计数器，其中，所述比较器对像素信号和斜坡信号进行比较，同时所述计数器开始计数，当斜坡信号大于像素信号时，所述比较器的输出发生翻转，所述计数器停止计数，此时的计数结果就是像素信号量化后的数字码值。

所述数据输出模块104连接所述时钟模块101的输出端和所述主模块103的输出端，用于将所述倍频时钟MUL_CLK嵌入至所述待传数据中以产生传输数据，并将所述传输数据通过所述主数据端口SDA1输出。

具体的，所述数据输出模块104将所述倍频时钟MUL_CLK与所述待传数据进行同或处理，以将所述倍频时钟MUL_CLK嵌入至所述待传数据中，可以采用现有技术中同或处理电路实现，当然，也可以采用其他电路将所述倍频时钟MUL_CLK嵌入至所述待传数据中以产生传输数据。其中，具体同或逻辑如图2所示。

具体的，所述数据输出模块104采用所述倍频时钟MUL_CLK对所述传输数据进行采样输出；其中，数据传输速率与时钟采样频率可以相同，也可以不同，这对本示例没有影响。实际应用中，为了省端口，少传一次时钟信号，可设置数据传输速率与时钟采样频率相同；当然，也可以为了降低功耗，设置数据传输速率与时钟采样频率不同。

进一步的，所述数据输出模块104还用于将所述传输数据转成差分数据，并通过所述主时钟端口SCL1和所述主数据端口SDA1差分输出；通过将单端数据传输转为双端数据传输，可提高数据传输过程中的抗干扰能力。

具体的，所述数据输出模块104包括：时钟内置电路及单端转差分电路；所述时钟内置电路连接所述时钟模块101的输出端和所述主模块103的输出端，用于将所述倍频时钟MUL_CLK嵌入至所述待传数据中以产生传输数据；所述单端转差分电路连接所述时钟内置电路的输出端，用于将所述传输数据转为差分数据，并通过所述主时钟端口SCL1和所述主数据端口SDA1差分输出。更具体的，所述时钟内置电路采用同或逻辑电路实现。

实际应用中，所述主芯片100中存在3条通路，即通路①、通路②及通路③；在同一时刻，只有一条通路打开，以此保证传输或接收数据不会发生冲突。具体为：所述主芯片100开始工作时，通路①先打开，用于传输外部时钟EXT_CLK，并在传输完成后关闭；之后，通路②打开，用于接收配置信息，并在传输完成后关闭；最后，通路③打开，用于差分输出差分数据，并在传输完成后关闭。也就是说，在一种实施例中，芯片开始工作之前，首先由slaver端(从芯片)传输数据和时钟到master端(本实施例中的主芯片)，此时通路①、②先打开，开始接收配置信息，输入数据经由输入时钟采样传输到寄存器中，从而配置到芯片内部。传输完成之后，将通路①、②关闭，此时时钟模块锁定为输入时钟的多倍频，之后将PLL(时钟模块)中的charge pump(电荷泵)也关闭，pfd(鉴频鉴相器)置于reset(复位)状态，从而实现VCO(压控振荡器)的控制电压不发生改变，PLL依然能够输出稳定的频率。此时的PLL根据配置信息，输出相应的倍频时钟，用于传输数据，进一步，将时钟信号嵌入到Master输出信号中，可以利于从芯片Clock Recovery系统(时钟恢复模块)正常工作。编码方式可如图2所示，将所要传递的数据信息与时钟进行同或处理，从而实现由电平到边沿的转变。

相应的，如图3所示，本实施例还提供一种芯片系统，所述芯片系统包括：主芯片100及从芯片200；所述主芯片100采用如上所述的具有内置时钟编码方式的四端口芯片；所述从芯片200具有从时钟端口SCL2和从数据端口SDA2，且所述从时钟端口SCL2和所述从数据端口SDA2与所述主时钟端口SCL1和所述主数据端口SDA1对应连接以进行数据交互，用于向所述主芯片100提供所述外部时钟EXT_CLK和所述配置信息，及接收所述主芯片100输出的所述传输数据并得到所述待传数据。需要说明的是，所述从芯片200还具有从电源端口VDD2和从接地端口GND2，以为所述从芯片200供电。

进一步的，当所述主芯片100输出所述差分数据时，所述从芯片200接收所述主芯片100输出的所述差分数据并得到所述待传数据。

具体的，所述从芯片200包括：时钟产生模块201、数据产生模块202及数据处理模块203；所述时钟产生模块201用于产生所述外部时钟EXT_CLK并通过所述从时钟端口SCL2输出，其中，所述时钟产生模块201可以采用现有的用于产生时钟的模块，如基于锁相环电路实现；所述数据产生模块202用于产生所述配置信息并通过所述从数据端口SDA2输出，所述数据产生模块202可以是任意可以产生配置信息等的模块，如基于寄存器实现；所述数据处理模块203用于通过所述从时钟端口SCL2和所述从数据端口SDA2接收所述差分数据，将所述差分数据转成所述传输数据并进行时钟恢复，再根据恢复时钟采样所述传输数据以得到所述待传数据。实际应用中，所述主芯片100包括图像传感器芯片，所述从芯片200包括处理器芯片。

更具体的，所述数据处理模块203包括：差分转单端电路、时钟数据恢复电路、待传数据恢复电路及数据处理电路；所述差分转单端电路通过所述从时钟端口SCL2和所述从数据端口SDA2接收所述差分数据，并将所述差分数据转成单端数据(即传输数据)；所述时钟数据恢复电路连接所述差分转单端电路，对所述传输数据进行时钟恢复以得到恢复时钟，其中，所述恢复时钟即为所述倍频时钟，如采用CDR时钟恢复电路；所述待传数据恢复电路连接所述差分转单端电路的输出端和所述时钟数据恢复电路的输出端，用于根据所述恢复时钟采样所述传输数据以得到待传数据，可以采用现有的数据恢复电路得到所述待传数据，提高数据传输的正确性；所述数据处理电路连接所述待传数据恢复电路的输出端，用于对所述待传数据进行后续数据处理以生成图像，可以基于实际需求选择选择现有处理电路对得到的所述待传数据进行处理。

实施例二

如图4所示，本实施例提供一种芯片系统的数据交互方法，所述数据交互方法包括：步骤1)、步骤2)、步骤3)、步骤4)、步骤5)及步骤6)；其中，所述芯片系统包括主芯片100和从芯片200，所述主芯片100的主时钟端口SCL1和主数据端口SDA1与所述从芯片200的从时钟端口SCL2和从数据端口SDA2对应连接以进行数据交互。实际应用中，所述芯片系统可采用实施例一所述的芯片系统。

步骤1)所述主芯片100通过所述主时钟端口SCL1接收所述从芯片200发送的外部时钟EXT_CLK并形成同步时钟SYN_CLK。

步骤2)在所述同步时钟SYN_CLK的控制下，所述主芯片100通过所述主数据端口SDA1接收所述从芯片200发送的配置信息。

步骤3)所述主芯片100根据所述配置信息进行芯片配置。

步骤4)所述主芯片100根据所述同步时钟SYN_CLK产生倍频时钟MUL_CLK。

具体的，所述从芯片200发送所述外部时钟EXT_CLK后，经过设定时间再发送所述配置信息；在该设定时间内，所述主芯片100接收所述外部时钟EXT_CLK，并根据所述外部时钟EXT_CLK形成所述同步时钟SYN_CLK。通过设置外部时钟和配置信息分时发送，将等待时间放在前面，从而有利于后续操作流畅稳定。

具体的，所述主芯片100基于可调倍频的锁相环电路产生所述同步时钟SYN_CLK和所述倍频时钟；其中，在所述配置信息传输完成前，所述锁相环电路工作于相位锁定状态；在所述配置信息传输完成后，所述锁相环电路工作于电压锁定状态。

实际应用中，所述同步时钟SYN_CLK的频率和所述外部时钟EXT_CLK的频率相同，所述倍频时钟MUL_CLK的频率为所述同步时钟SYN_CLK的频率的m倍，其中，m为大于1的正数。初始状态下，锁相环电路的倍频初始值为1，此时，锁相环电路对外部时钟EXT_CLK进行1倍频产生同步时钟SYN_CLK；在芯片配置完成后，锁相环电路的倍频值被配置为m，此时，锁相环电路对同步时钟SYN_CLK进行m倍频产生倍频时钟MUL_CLK。

步骤5)所述主芯片100将所述倍频时钟MUL_CLK嵌入至待传数据中以产生传输数据，并将所述传输数据通过所述主数据端口SDA1输出至所述从芯片200。

具体的，所述主芯片100将所述倍频时钟MUL_CLK与所述待传数据进行同或处理，以实现将所述倍频时钟MUL_CLK嵌入至所述待传数据中，从而实现传输数据由电平到边沿的转变。

具体的，所述主芯片100采用所述倍频时钟MUL_CLK对所述传输数据进行采样输出；其中，数据传输速率与时钟采样频率可以相同，也可以不同，这对本示例没有影响。实际应用中，为了省端口，少传一次时钟信号，可设置数据传输速率与时钟采样频率相同；当然，也可以为了降低功耗，设置数据传输速率与时钟采样频率不同。

步骤6)所述从芯片200通过所述从数据端口SDA2接收所述传输数据，并将所述传输数据进行时钟恢复，再根据恢复时钟采样所述传输数据以得到所述待传数据；利用恢复时钟对传输数据进行采样来得到待传数据，从而保证数据传输的正确性。

进一步的，所述数据交互方法还包括：形成所述传输数据后，所述主芯片100将所述传输数据转成差分数据，并将所述差分数据通过所述主时钟端口SCL1和所述主数据端口SDA1差分输出至所述从芯片200；且所述从芯片200通过所述从时钟端口SCL2和所述从数据端口SDA2接收所述差分数据，并将所述差分数据转成所述传输数据。

实际应用中，所述主芯片100和所述从芯片200进行数据交互时，在所述主芯片100接收到所述从芯片200发送的帧开始字段后，所述主芯片100由接收模式转为发送模式，此时，所述从芯片200由发送模式转为接收模式；在所述从芯片200接收到所述主芯片100发送的帧结束字段后，所述从芯片200由接收模式转为发送模式，此时，所述主芯片100由发送模式转为接收模式。

在一示例中，在所述主芯片100向所述从芯片200基于设定帧格式发送待传数据时，以设定帧格式传输，所述设定帧格式包括若干行字段，各所述行字段的格式相同，均包括{行开始字段、时钟同步字段、数据字段、时钟同步字段、行结束字段}。

其中，所述数据字段包括n个比特位；所述帧开始字段包括10n个比特位；所述帧结束字段包括10n个比特位；所述行开始字段包括3n个比特位；所述行结束字段包括3n个比特位；所述时钟同步字段包括8n个比特位，n为大于1的整数。

本示例中，n＝10，所述帧开始字段包括100个比特位，为10组循环的{1111100000}；所述帧结束字段包括100个比特位，为10组循环的{0000011111}；所述行开始字段包括30个比特位，为3组循环的{0000000000}；所述行结束字段包括30个比特位，为3组循环的{1111111111}；所述时钟同步字段包括80个比特位，为8组循环的{0101010101}；所述数据字段包括10个比特位。

实际应用中，所述主芯片100接收到所述从芯片200发送的帧开始字段后，开始向所述从芯片200发送一帧数据，该帧数据通常包括若干行数据，其中，行开始字段为一行开始传输的标志，行结束字段为一行结束传输的标志，各行依次传输，直至所述从芯片200检测到帧结束字段，则表示该帧数据传输结束。

综上所述，本发明的一种具有内置时钟编码方式的四端口芯片、芯片系统及数据交互方法，利用内置时钟编码方式将时钟信息嵌入至数据信息中传输，从而使芯片以稳定可控的时钟频率传输数据；同时，将单端数据传输转为双端数据传输，提高了数据传输过程中的抗干扰能力，使芯片具有低功耗和高性能的优势。本发明所述四端口芯片，在不增加端口数量的前提下，可稳定输出可控帧率图像。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。