一种适用于1-28Gbps SerDes的宽速率高线性度相位插值器

技术领域

本发明属于电路设计和数据传输技术领域，涉及相位插值器，特别涉及一种适用于1-28Gbps SerDes的宽速率高线性度相位插值器。

背景技术

在高速串行接口接收机中，时钟恢复电路的主要任务是从输入带有幅度噪声和相位噪声的数据中提取时钟信息，然后对数据进行重定时；而且还要能够追踪输入数据中引入的低频相位抖动。相位插值器的主要任务是根据时钟数据恢复电路中相位追踪控制逻辑电路的判断来调整采样时钟的相位，使得时钟信号始终在数据信号的正中间进行采样，以保证数据的精确采样。

图1给出基于相位插值器的时钟数据恢复电路的系统框图。该时钟数据恢复电路采用1/4速率架构，主要包括相位插值器、采样器和相位追踪控制逻辑电路。为了降低系统功耗，该相位插值器在相位追踪控制逻辑电路采用CMOS数字电路实现。工作过程如下：8个时域交织采样器，利用相位插值器产生的8相1/4速率时钟，对输入的高速数据进行采样。时钟与数据的超前/滞后/保持信息经过相位追踪控制逻辑电路处理后，最终生成2位控制象限的格雷码IG、QG和16位控制相位的温度码Bit[1:16]，相应调整相位插值器的相位，使得时钟信号始终在数据信号的正中间进行采样，保证数据的精确采样。

图2为图1虚线框内相位插值器内的缓冲器。为了增强时钟信号的驱动能力，需要在相位插值器的输入端加入缓冲器。由于缓冲器中RD1、RD2的阻值比M2、M3的大信号电阻大很多，所以大信号下，输出波形必然是上升慢，下降快，其波形的傅里叶变换必然会包含工作频率的倍频频谱。而相位插值器的理论是在频率单一的正弦波基础上得出的，因此倍频频率的掺入必定恶化相位插值器的线性度，增加其确定性抖动。此外，该缓冲器只适合工作在固定频率的时钟数据恢复电路中。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种适用于1-28GbpsSerDes的宽速率高线性度相位插值器，使得输出时钟相位与输入控制码成线性关系，从而减小时钟数据恢复电流的确定性抖动；并且能够使相位插值器适用于宽速率工作环境。

为了实现上述目的，本发明采用的技术方案是：

一种适用于1-28Gbps SerDes的宽速率高线性度相位插值器，包括设置于输入端以增强时钟信号驱动能力的缓冲器，其特征在于，在所述缓冲器的输出端设置并联的数字控制电容阵列，构成低通滤波器，将所述缓冲器的主极点频率控制在输入信号的频率点上，进而保证输入频率单一。

优选地，所述缓冲器包括MOS管M

优选地，所述控制开关采用NMOS管。

优选地，所述数字控制电容阵列在缓冲器的V

与之相应地，本发明还提供了基于所述适用于1-28Gbps SerDes的宽速率高线性度相位插值器的时钟数据恢复电路。

与现有技术相比，本发明通过对缓冲器进行戴维宁等效，精确计算出不同频点对应的电容值，并在电路中实现，使得在输入数据信号在1-28Gb/s范围内，输出时钟相位与输入控制码之间的线性度呈近似直线关系，有效减小了时钟数据恢复电路的确定性抖动。

附图说明

图1是基于相位插值器的时钟数据恢复电路的系统架构。

图2是传统缓冲器的原理图。

图3是本发明设计的具有数字控制电容阵列的缓冲器原理图。

图4是图2中缓冲器输出端的戴维宁等效电路。

图5是输入数据为28Gb/s时，改进前后相位插值器的线性度对比。其中(a)为改进前PI输出线性度，(b)为改进后PI输出线性度。

图6是输入数据为28Gb/s时，改进前后恢复的时钟眼图对比。其中(a)为改进前PI输出时钟眼图，(b)为改进后PI输出时钟眼图。

图7是输入数据为28Gb/s，频差为+200ppm时，改进前后恢复时钟的抖动性能对比。其中(a)为改进前PI控制码，(b)为改进后PI控制码，(c)为改进前恢复时钟眼图，(d)为改进后恢复时钟眼图。

图8是输入数据为22Gb/s时，改进前后相位插值器的线性度对比。其中(a)为改进前PI输出线性度，(b)为改进后PI输出线性度。

图9是输入数据为22Gb/s时，改进前后恢复的时钟眼图对比。其中(a)为改进前PI输出时钟眼图，(b)为改进后PI输出时钟眼图。

图10是输入数据为22Gb/s，频差为+200ppm时，改进前后恢复时钟的抖动性能对比。其中(a)为改进前PI控制码，(b)为改进后PI控制码，(c)为改进前恢复时钟眼图，(d)为改进后恢复时钟眼图。

图11是输入数据为18Gb/s时，改进前后相位插值器的线性度对比。其中(a)为改进前PI输出线性度，(b)为改进后PI输出线性度。

图12是输入数据为18Gb/s时，改进前后恢复的时钟眼图对比。其中(a)为改进前PI输出时钟眼图，(b)为改进后PI输出时钟眼图。

图13是输入数据为18Gb/s，频差为+200ppm时，改进前后恢复时钟的抖动性能对比。其中(a)为改进前PI控制码，(b)为改进后PI控制码，(c)为改进前恢复时钟眼图，(d)为改进后恢复时钟眼图。

图14是输入数据为14Gb/s时，改进前后相位插值器的线性度对比。其中(a)为改进前PI输出线性度，(b)为改进后PI输出线性度。

图15是输入数据为14Gb/s时，改进前后恢复的时钟眼图对比。其中(a)为改进前PI输出时钟眼图，(b)为改进后PI输出时钟眼图。

图16是输入数据为14Gb/s，频差为+200ppm时，改进前后恢复时钟的抖动性能对比。其中(a)为改进前PI控制码，(b)为改进后PI控制码，(c)为改进前恢复时钟眼图，(d)为改进后恢复时钟眼图。

具体实施方式

下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

图3为本发明提出宽速率高线性度相位插值器的一个实施例，相位插值器的输入端设置有用于增强时钟信号驱动能力的缓冲器。本发明在缓冲器输出端设置并联的数字控制电容阵列构成低通滤波器，将缓冲器的主极点频率控制在输入信号的频率点上，进而保证输入频率单一。

本实施例中，缓冲器包括MOS管M

数字控制电容阵列的每一路由串联的电容和控制开关组成，控制开关可采用NMOS管。

本实施例中，数字控制电容阵列由三个控制位控制，以根据输入时钟频率调整缓冲级输出端的电容。即，数字控制电容阵列在缓冲器的V

本发明的详细原理如下：

由戴维宁等效定理，可将图2电路简化为图4来分析。

当给电路输入一个激励信号时，其频域响应为：

可知输出包含两个极点，一个由激励信号决定，另一个由电路本身决定。相应的时域响应信号为：

其中，E为强迫响应，由激励信号决定，

主极点频率

可得：

从而根据不同的数据速率，可计算出需要的电容值，数字控制电容阵列中的各个电容值，根据需要，可以相同，也可以不同

如:

当接收数据速率是22Gb/s，本地时钟速率为5.5GHz时

当接收数据速率是18Gb/s，本地时钟速率为4.5GHz时

当接收数据速率是14Gb/s，本地时钟速率为3.5GHz时

C

需要说明的是，该方法的使用具有普遍性，不限于3个数字电容阵列控制位，可以应用在任意数字控制电容控制位的相位插值器中；不限于仅1-28Gb/s的宽速率数据，可适用于任意宽速率数据范围。

根据图5的(a)和(b)，可以看出，采用非等值电流源相位插值器后，控制码与输出相位的线性度有了显著提升。

根据图6的(a)和(b)，可以看出，本地时钟为7GHz时，理想PI输出眼图时间间隔为2.232ps，改进前眼图最大时间间隔为3.053ps，最大误差为(3.053-2.232)/2.232＝36.8％；改进后眼图最大时间间隔为2.346ps，最大误差为(2.346-2.232)/2.232＝5.1％，线性度提高了31.7％。

根据图7的(a)、(b)、(c)、(d)，可以看出，当接收数据速率是28.0056Gb/s(与28Gb/s数据频差为+200ppm)，本地时钟速率为7GHz时：改进前时钟抖动为5.9ps，0.083UI；改进后，时钟抖动为5.3ps，0.074UI；恢复时钟的抖动性能提高了10.2％。

根据图8的(a)和(b)，可以看出，本地时钟为5.5GH时，数控电容阵列值为547.3f时，相比于无电容阵列，相位插值器的线性度有明显提升。

本地时钟为5.5GHz时，理想PI输出眼图时间间隔为2.84ps，根据图9的(a)和(b)，可以看出，改进前眼图最大时间间隔为4.709ps，最大误差为65.8％；改进后眼图最大时间间隔为3.144ps，最大误差为10.7％,线性度提高了55.1％。

根据图10的(a)、(b)、(c)、(d)，可以看出，当接收数据速率是22.0044Gb/s(与22Gb/s数据频差为+200ppm),本地时钟速率为5.5GHz时：改进前时钟抖动为8.9ps，0.098UI；改进后时钟抖动为6.9ps，0.076UI；恢复时钟的抖动性能提高了22.5％。

根据图11的(a)和(b)，可以看出，本地时钟为4.5GH时，数控电容阵列值为669f时，相比于无电容阵列，相位插值器的线性度有明显提升。

本地时钟为4.5GHz时，理想PI输出眼图时间间隔为3.47ps，根据图12的(a)和(b)，可以看出，改进前眼图最大时间间隔为6.793ps，最大误差为95.8％；改进后眼图最大时间间隔为4.238ps，最大误差为22％,线性度提高了73.8％。

根据图13的(a)、(b)、(c)、(d)，可以看出，当接收数据速率是18.0036Gb/s(与18Gb/s数据频差为+200ppm)，本地时钟速率为4.5GHz时：改进前时钟抖动为13.87ps，0.125UI；改进后时钟抖动为8.59ps，0.073UI；恢复时钟的抖动性能提高了38.1％。

根据图14的(a)和(b)，可以看出，本地时钟为3.5GH时，数控电容阵列值为860f时，相比于无电容阵列，相位插值器的线性度有明显提升。

根据图15的(a)和(b)，可以看出，本地时钟为3.5GHz时，理想PI输出眼图时间间隔为4.464ps。改进前眼图最大时间间隔为10.63ps，最大误差为138.1％；改进后眼图最大时间间隔为5.576ps，最大误差为24.9％,线性度提高了113.2％。

根据图16的(a)、(b)、(c)、(d)，可以看出，当接收数据速率是14.0028Gb/s(与14Gb/s数据频差为+200ppm)，本地时钟速率为3.5GHz时：改进前时钟抖动为22.26ps，0.156UI；改进后时钟抖动为12.75ps，0.089UI；恢复时钟的抖动性能提高了42.72％。

采用本发明所述的相位插值器，基于图1，显然可以获取相应的时钟数据恢复电路，进一步提升采样精度。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。