双掺杂源极/漏极区域及其形成方法

技术领域

本公开涉及双掺杂源极/漏极区域及其形成方法。

背景技术

半导体器件用于各种电子应用，例如，个人计算机、手机、数码相机和其他电子设备。半导体器件通常是通过以下方式来制造的：在半导体衬底之上按顺序地沉积绝缘层或电介质层、导电层和半导体材料层，以及使用光刻将各种材料层图案化以在其上形成电路组件和元件。

半导体工业通过不断减小最小特征尺寸，不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多的组件被集成到给定区域中。

发明内容

根据本公开的一个实施例，提供了一种用于形成半导体器件的方法，包括：在半导体鳍中形成源极/漏极区域；在形成所述源极/漏极区域之后，将第一杂质注入所述源极/漏极区域；在注入所述第一杂质之后，将第二杂质注入所述源极/漏极区域，其中，所述第一杂质具有比所述第二杂质更低的生成焓；以及在注入所述第二杂质之后，对所述源极/漏极区域进行退火。

根据本公开的另一实施例，提供了一种用于形成半导体器件的方法，包括：在半导体鳍中蚀刻凹槽；在所述凹槽中外延生长源极/漏极区域；在外延生长所述源极/漏极区域之后，用砷注入所述源极/漏极区域；在用砷注入所述源极/漏极区域之后，用磷二聚体注入所述源极/漏极区域；在用磷二聚体注入所述源极/漏极区域之后，用退火工艺活化所述砷和所述磷二聚体。

根据本公开的又一实施例，提供了一种半导体器件，包括：半导体衬底；栅极堆叠，位于所述半导体衬底的顶表面处；源极/漏极区域，与所述栅极堆叠相邻，其中，所述源极/漏极区域包括包含第一杂质的第一外延区域；第一掺杂区域，在所述第一外延区域中包含第二杂质；以及第二掺杂区域，在所述第一外延区域中包含第三杂质，所述第二杂质具有比所述第三杂质更低的生成焓，所述第一掺杂区域围绕所述第二掺杂区域的侧面。

附图说明

当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个方面。要注意的是，根据行业标准惯例，不按比例绘制各种特征。事实上，为了论述的清楚，可以任意增大或减小各种特征的尺寸。

图1示出了根据一些实施例的三维视图中的FinFET的示例。

图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10、图11、图12A、图12B、图12C、图13A、图13B、图14A、图 14B、图15A、图15B、图15C、图16、图17、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图21C、图22A、图22B、图 23A和图23B是FinFET制造过程中的中间阶段的截面视图和自上而下的视图。

图15D示出了根据一些实施例的器件中的杂质浓度。

具体实施方式

以下公开提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而并不是要进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是为了简单清晰的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。

此外，为了便于描述，可以在本文中使用空间相关术语，例如“下面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一个元素或特征与另一个(或多个)元素或特征的关系。除了图中所描绘的定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。

各种实施例包括将两种不同类型的掺杂剂注入源极/漏极区域中以用于改进的结突变(例如，减小的漏电流)和降低的源极/漏极接触电阻。在实施例方法中，将第一掺杂剂注入源极/漏极区域，然后注入第二掺杂剂。第一掺杂剂是与第二掺杂剂不同的元素，并且第一掺杂剂可能具有比第二掺杂剂更低的生成焓(formation enthalpy)。例如，第一掺杂剂可以包含砷、碳、锑等，并且第二掺杂剂可以包含磷等。在特定实施例中，将砷注入源极/漏极区域，然后注入磷二聚体(P

图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET 包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52在相邻隔离区域56上方并在相邻隔离区域56之间突出。尽管隔离区域56被描述/图示为与衬底50分离，但如本文所使用的，术语“衬底”可以仅用于指代半导体衬底或包含隔离区域的半导体衬底。另外，尽管鳍52被图示为单个、连续的材料作为衬底50，但是鳍52和/或衬底50可以包括单个材料或多个材料。在该上下文中，鳍52是指在相邻隔离区域56之间延伸的部分。

栅极电介质层92沿着侧壁并且在鳍52的顶表面之上，并且栅极电极 94位于栅极电介质层92之上。源极/漏极区域82相对于栅极电介质层92 和栅极电极94设置在鳍52的相对侧中。图1进一步示出了在后面的图中使用的参考截面。截面A-A沿着栅极电极94的纵轴并且在例如垂直于 FinFET的源极/漏极区域82之间的电流流动方向的方向上。截面B-B垂直于截面A-A并且沿着鳍52的纵轴并且在例如在FinFET的源极/漏极区域82 之间的电流流动的方向上。截面C-C与截面A-A平行，并延伸穿过FinFET 的源极/漏极区域。为了清楚起见，后面的图参考了这些参考截面。

本文讨论的一些实施例在使用栅极最后工艺形成的FinFET的上下文中讨论。在其他实施例中，可以使用栅极最先工艺。此外，一些实施例考虑在平面器件中使用的方面，例如平面FET、纳米结构(例如，纳米片、纳米线、栅极环绕式结构(gate-all-around)等)场效应晶体管(nsfet)等。

图2至图23B是根据一些实施例的FinFET制造过程中的中间阶段的截面视图。图2至图7示出了图1所示的参考截面A-A，除了多个鳍/FinFET 以外。图8A、图9A、图18A、图19A、图20A、图21A、图22A和图23A 沿着图1所示的参考截面A-A示出，图8B、图9B、图10、图12A、图13A、图14A、图15A、图16、图17、图18B、图19B、图20B、图21B、图22B和图23B沿着图1所示的类似截面B-B示出。图12B、图12C、图 15B和图15C沿着图1中所示的参考截面C-C示出，除了多个鳍/FinFET以外。

在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用p型或 n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI 衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物层(BOX)层、氧化硅层等。绝缘体层设置在衬底(通常为硅或玻璃衬底)上。还可以使用其它衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包含硅锗、磷砷化镓、化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；或其组合。

衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如n型FinFET。p型区域50P可以用于形成诸如PMOS晶体管之类的p型器件，例如p型FinFET。n型区域50N可以与p型区域50P物理分离(如由分隔物51所示)，并且任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N和p型区域50P之间。

在图3中，在衬底50中形成鳍52。鳍52是半导体条带。在一些实施例中，可以通过蚀刻衬底50中的沟槽而在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻 (NBE)等，或其组合。蚀刻可以是各向异性的。

可以通过任何合适的方法对鳍进行图案化。例如，可以使用一种或多种光刻工艺(包括双图案化或多个图案化工艺)来对鳍52进行图案化。一般而言，双图案化或多图案化工艺结合光刻和自对准工艺，允许图案被创建有例如比以其他方式使用单一直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，在衬底之上形成牺牲层并且使用光刻工艺来对其进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔体。然后去除牺牲层，并且然后可以使用剩余的间隔体来对鳍进行图案化。在一些实施例中，掩模(或其它层)可以保持在鳍52上。

在图4中，绝缘材料54形成在衬底50之上并位于相邻鳍52之间。绝缘材料54可以为氧化物(例如氧化硅)、氮化物等或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD) (例如，远程等离子系统中的基于CVD的材料沉积以及使其转化为另一种材料(例如氧化物)的后固化)等或其组合来形成绝缘材料54。可以使用由任何可接受工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料54被形成使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示为单层，但一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50和鳍52的表面形成内衬(未示出)。此后，可以在内衬之上形成填充材料，例如如上文所讨论的那些。

在图5中，将去除工艺应用于绝缘材料54以去除鳍52之上的多余绝缘材料54。在一些实施例中，可以利用诸如化学机械抛光(CMP)、深蚀刻工艺、其组合等的平坦化工艺。平坦化工艺暴露鳍52，使得在平坦化工艺完成后鳍52和绝缘材料54的顶表面是齐平的。在掩模保持在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成后掩模或鳍52的顶表面分别与绝缘材料54齐平。

在图6中，绝缘材料54凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54凹陷，使得n型区域50N和p型区域50P中的鳍52的上部从相邻的STI区域56之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸面、凹面(例如碟形)或其组合。STI区域56的顶表面可以通过适当的蚀刻形成为平坦的、凸面和/或凹面。可以使用可接受的蚀刻工艺(例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52 的材料更快的速率蚀刻绝缘材料54的材料))来凹陷STI区域56。例如，可以使用例如使用稀氢氟(dHF)酸去除氧化物。

关于图2到图6所描述的工艺只是如何形成鳍52的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以将沟槽蚀刻穿过该电介质层的暴露下层衬底 50。同质外延结构可以在沟槽中外延生长，并且电介质层可以凹陷以使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52。例如，图5中的鳍52可以凹陷，并且与鳍52不同的材料可以在凹陷的鳍52之上外延生长。在这样的实施例中，鳍52包括凹陷材料以及设置在凹陷材料之上的外延生长材料。在更进一步的实施例中，可以在衬底50的顶面之上形成电介质层，并且可以将沟槽蚀刻穿过该电介质层。然后，可以使用不同于衬底50的材料在沟槽中外延生长异质外延结构，并且可以凹陷电介质层以使得异质外延结构从电介质层突出以形成鳍52。在一些实施例中，其中同质外延结构或异质外延结构进行外延生长，外延生长的材料可以在生长期间原位掺杂，这可以避免先前和随后的注入，尽管原位掺杂和注入掺杂可以一起使用。

更进一步地，在n型区域50N(例如，NMOS区域)中外延生长与p 型区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(Si

此外，在图6中，适当的阱(未示出)可以形成在鳍52和/或衬底50 中。在一些实施例中，在n型区域50N中可以形成P阱，并且可以在P型区域50P中形成N阱。在一些实施例中，在n型区域50N和P型区域50P 两者中形成P阱或N阱。

在具有不同阱类型的实施例中，n型区域50N和p型区域50P的不同注入步骤可以使用光致抗蚀剂和/或其他掩模(未示出)来实现。例如，可以在n型区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的p型区域50P。可以通过使用旋涂技术形成光致抗蚀剂，并且可以使用可接受的光刻技术来图案化光致抗蚀剂。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且该光致抗蚀剂可以用作基本上防止n型杂质注入n型区域50N中的掩模。n型杂质可以是磷、砷、锑等，并且注入该区域中n型杂质浓度等于或小于 10

在注入p型区域50P之后，在p型区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的n型区域50N。可以通过使用旋涂技术形成光致抗蚀剂，并且可以使用可接受的光刻技术来图案化光致抗蚀剂。一旦光致抗蚀剂被图案化，就可以在n型区域50N 中执行p型杂质注入，并且该光致抗蚀剂可以用作基本上防止p型杂质注入p型区域50P中的掩模。p型杂质可以是硼、氟化硼、铟等，注入该区域中p型杂质的浓度等于或小于10

在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并活化注入的p型和/或n型杂质。在一些实施例中，可以在生长期间对所生长的外延鳍的材料进行原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以一起使用。

在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术沉积或热生长虚设电介质层60。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以沉积在虚设电介质层60之上，并且然后例如通过CMP被平坦化。掩模层64可以沉积在虚设栅极层62之上。虚设栅极层62可以是导电或非导电材料，并且可以选自于包括以下各项的组：非晶硅、多晶体硅(多晶硅)、多晶体硅锗(多晶 SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选择的材料的其他技术沉积。虚设栅极层62可以由具有从隔离区域(例如STI区域56 和/或虚拟电介质层60)的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等的一层或多层。在该示例中，在n 型区域50N和p型区域50P上形成单个虚设栅极层62和单个掩模层64。注意，虚设电介质层60被示出为仅覆盖鳍52，以仅用于说明性目的。在一些实施例中，虚设电介质层60可以被沉积使得虚设电介质层60覆盖STI 区域56，在STI区域之上并且在虚设栅极层62和STI区域56之间延伸。

图8A至图23B示出了制造实施例器件的各种附加步骤。图8A至图 23B示出了n型区域50N和p型区域50P中的任一者的特征。例如，图8A 至图23B所示的结构可以适用于n型区域50N和p型区域50P两者。在每个图所附的文本中，描述了n型区域50N和p型区域50P的结构中的差异 (如果有的话)。

在图8A和图8B中，掩模层64(参见图7)可以使用可接受的光刻和蚀刻技术来图案化以形成掩模74。然后，掩模74的图案可以被转移到虚设栅极层62。在一些实施例(未示出)中，掩模74的图案还可以通过可接受的蚀刻技术转移到虚设电介质层60以形成虚设栅极72。虚设栅极72 覆盖鳍52的相应沟道区域58。掩模74的图案可用于将每个虚设栅极72与相邻的虚设栅极物理分离。虚设栅极72还可以具有基本上垂直于相应外延鳍52的纵向方向的纵向方向。

此外，在图8A和图8B中，栅极密封间隔体80可以形成在虚设栅极 72、掩模74和/或鳍52的暴露表面上。热氧化或沉积以及各向异性蚀刻可以形成栅极密封间隔体80。栅极密封间隔体80可以由氧化硅、氮化硅、氮氧化硅等形成。

在形成栅极密封间隔体80之后，可以执行针对轻掺杂源极/漏极 (LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在暴露p型区域50P的同时，在n 型区域50N之上形成掩模(例如光致抗蚀剂)，并且可以将适当类型(例如p型)的杂质注入p型区域50P中的暴露鳍52。然后可以去除掩模。随后，在暴露n型区域50N的同时，可以在p型区域50P之上形成掩模(例如光致抗蚀剂)，并且可以将适当类型(例如n型)的杂质注入n型区域 50N中的暴露鳍52。然后可以去除掩模。n型杂质可以是先前讨论过的n 型杂质中的任何一种，p型杂质可以是先前讨论过的p型杂质中的任何一种。轻掺杂源极/漏极区域可以具有从约10

在图9A和图9B中，栅极间隔体86沿着虚设栅极72和掩模74的侧壁形成在栅极密封间隔体80上。可以通过共形地沉积绝缘材料并随后对绝缘材料进行各向异性蚀刻形成栅极间隔体86。栅极间隔体86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、其组合等。

要注意的是，以上公开总体上描述了形成间隔体和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用较少的或附加的间隔体，可以使用不同的步骤顺序(例如，在形成栅极间隔体86之前，可以不对栅极密封间隔体80进行蚀刻，从而产生“L形”栅极密封间隔体)，可以形成和去除间隔体，等等。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，n型器件的LDD区域可以在形成栅极密封间隔体80之前形成，而p型器件的LDD区域可以在形成栅极密封间隔体80之后形成。

在图10至图15中，外延源极/漏极区域82形成在鳍52中。外延源极/ 漏极区域82形成在鳍52中，使得每个虚设栅极72设置在外延源极/漏极区域82的相应的相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中，并且也可以穿透鳍52。在一些实施例中，栅极间隔体86 用于通过适当的横向距离将外延源极/漏极区域82与虚设栅极72分离，以便外延源极/漏极区域82不会短接(short out)所产生的FinFET的随后形成的栅极。可以选择外延源极/漏极区域82的材料以在相应的沟道区域58 中施加应力，从而提高性能。

n型区域50N中的外延源极/漏极区域82可以与p型区域50P中的外延源极/漏极区域82不同并且分离地形成。例如，图10、图11、图12A、图 13A、图14A和图15A示出了在n型区域50N中形成外延源极/漏极区域82 的沿着图1的线B-B的截面视图。当p型区域50P(未明确示出)被掩蔽时，可以执行图10到图15A中描述的步骤。在图10中，n型区域50N中的鳍52的源极/漏极区域被图案化以在鳍52中形成凹槽20。例如，凹槽20 可以形成在虚设栅极72(例如，参见图19B)的相对侧上的鳍52中，例如在相邻的虚设栅极72之间。例如，可以通过光刻和蚀刻的组合来实现对凹槽20的图案化。在一些实施例中，鳍52可以被过度蚀刻，使得凹槽20直接延伸到栅极间隔体86之下。

在图11中，可选的外延区域22在凹槽20中生长。外延区域22可以仅部分填充凹槽20。例如，外延区域22可以生长以覆盖凹槽20的侧面和底部。外延区域22可以通过任何可接受的工艺生长，并且可以包括任何可接受的材料(例如适合于n型FinFET)。例如，如果鳍52是硅，则外延区域22可以包括硅、碳化硅、磷化硅等。在一些实施例中，可以选择n型区域50N中的外延区域22的材料来对沟道区域58施加拉伸应变。在一些实施例中，外延区域22具有在约3nm至约7nm范围内的厚度T1。

外延区域22和/或鳍52可以在使用原位掺杂工艺的外延期间注入掺杂剂。例如，当外延区域22生长时，第一n型杂质可以流入沉积室。注入外延区域22中的第一n型杂质可以是磷、砷、碳、锑等。例如，外延区域22 可以具有约5×10

在图12A中，外延生长工艺可以继续用外延区域24a和24b填充凹槽 20的剩余部分。外延区域24a和24b的生长可以与外延区域22原位(例如，在同一腔室中)执行，并且使用与外延区域22相同的工艺。此外，外延区域24a和24b可以包含与外延区域22相同的材料，例如硅、碳化硅、磷化硅等。在一些实施例中，可以选择n型区域50N中的外延区域24a和 24b的材料来对沟道区域58施加与外延区域22相同类型的应力(例如，拉伸)。在一些实施例中，外延区域24a和24b具有在约50nm至约70nm 范围内的组合厚度T2。厚度T2可以从外延区域24b的最上面表面到外延区域24a的最底点测量。

外延区域24a、外延区域24b和/或鳍52可以在外延期间使用原位掺杂工艺注入掺杂剂。例如，当生长外延区域22时，第二n型杂质可以流入沉积室。注入外延区域24a和24b中的第二n型杂质可以是磷、砷、碳、锑等。在一些实施例中，第二n型可以是与注入外延区域22中的第一n型杂质不同的元素。例如，在特定实施例中，外延区域22可以注入砷，并且外延区域24a和24b可以注入磷。在其他实施例中，可以使用n型杂质的其他组合。

此外，第二n型杂质的掺杂剂浓度可以在外延区域24a和24b中可以不同。例如，外延区域24b中的第二n型杂质的浓度可以大于外延区域24a 中的第二n型杂质。这可以例如通过改变在外延期间流入工艺室的掺杂气体的流速和/或浓度来实现。在一些实施例中，外延区域24a具有约5×10

因此，形成外延源极/漏极区域82。外延源极/漏极区域82包括外延区域22、24a和24b。外延区域22包括第一杂质(例如，砷等)，并且外延区域24a和24b包括第二杂质(例如，磷等)。外延区域22可以外延区域 24a/24b的侧面和底部。替代地，可以从外延源极/漏极区域82省略外延区域22、24a或24b中的一者或多者。

外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。作为用于形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有在鳍52的侧壁之外横向向外扩展的小平面。在一些实施例中，如图12B所示，这些小平面使得同一FinFET的相邻源极/漏极区域82合并。在其他实施例中，如图12C所示，在外延工艺完成后相邻源极/漏极区域82保持分离。在图12B和12C所示的实施例中，栅极间隔体86被形成为覆盖在STI区域56上方延伸的鳍52的侧壁的一部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成栅极间隔体86的间隔体蚀刻以去除间隔体材料以允许外延生长的区域延伸至STI 区域56的表面。

图13A至图14B示出了在一些实施例中在外延源极/漏极区域82完全生长之后在外延源极/漏极区域82上形成的附加注入步骤。在图13A和图 13B中，在外延源极/漏极区域82上执行第一注入26。第一注入26可以在形成外延源极/漏极区域82的情况下原位执行，或者可以在形成外延源极/ 漏极区域82的情况下非原位执行。

在一些实施例中，第一注入26将第三n型杂质注入外延源极/漏极区域82中。第三杂质可以被选择具有相对低的生成焓，并且可以是砷、锑、碳等。如下将更详细地解释，由于其相对低的生成焓，第三杂质更容易被外延源极/漏极区域82中的空位(V)吸引，并且第三杂质可以与空位形成非活性集群。例如，在第三杂质为砷的实施例中，As

第一注入26可以使用砷、锑、碳等作为掺杂气体。也可能存在其他载气(例如氮气、氩气、氦气等)。第一注入26可以在约2keV至约20keV 范围内(例如约4keV)的注入能量下执行。第一注入26的注入剂量可以在约5×10

接下来，在图14A和图14B中，对外延源极/漏极区域82执行第二注入30。第二注入30可以与第一注入26原位或非原位地执行。在一些实施例中，在第一注入26和第二注入30之间不执行退火工艺。

在一些实施例中，第二注入30将第四杂质注入外延源极/漏极区域82 中。与在第一注入26中注入的第三杂质相比，第四杂质被选择具有相对高的生成焓。例如，第四杂质可以包含磷(例如，磷二聚体(P

第二注入30可以使用磷(例如，磷二聚体(P

随后，可以执行退火工艺以活化第三掺杂剂和第四掺杂剂。例如，在一些实施例中，退火工艺可以包括微秒退火(microsecond anneal；μSSA)，然后是激光尖峰退火(laserspike anneal；LSA)。在一些实施例中，第四掺杂剂(例如，磷)的结轮廓在退火工艺之后(例如，在μSSA/LSA之后) 可以与在退火工艺之前相同。因此，注入低生成焓元素有助于减少退火工艺期间的扩散。μSSA可以在约1050℃至约1150℃范围内的温度下执行，并且LSA可以在约1100℃至约1250℃范围内的温度下执行。在其他实施例中可以使用其他退火工艺。

图15A、图15B和图15C示出了根据一些实施例的退火工艺后所产生的结构。图15A示出了沿着图1的线B-B的结构；图15B示出了针对合并的外延源极/漏极区域82的沿着图1的线C-C的结构；图15C示出了针对未合并的外延源极/漏极区域82的沿着图1的线C-C的结构。如图所示，掺杂区域34和36形成在外延源极/漏极区域82和鳍52的顶部处。掺杂区域34包括具有相对较低生成焓的第三杂质，并且掺杂区域36包括具有相对较高生成焓的第四杂质。在图15A、图15B和图15C的实施例中，掺杂区域36的侧面和底部可以被掺杂区域34覆盖。例如，掺杂区域34可以将掺杂区域36与鳍52和外延源极/漏极区域82的下部分离。此外，掺杂区域 34和36可以进一步包括附加杂质，例如，注入在外延源极/漏极区域82中的第一和/或第二杂质(例如，原位注入相应的外延区域22、24A和24B)。外延区域22、24A和24B的原始边界用虚影(ghost)示出以供参考。

掺杂区域34提供用于改进的短信道控制的更陡的结(例如，沟道长度小于例如10nm的改进的DIBL，以及减少的漏电流)。例如，在实验数据中，与仅注入第四杂质的晶体管相比，在注入第三杂质和第四杂质的实施例晶体管中，截止电流至少减少了20％。此外，注入第三杂质降低了第四杂质的扩散，并且可以增加掺杂区域36中第四杂质的浓度。因此，接触电阻可以降低。例如，在实验数据中，在注入相对较高的生成焓杂质(例如，掺杂区域36中的第四杂质)之前，通过注入相对较低的生成焓杂质(例如，掺杂区域34中的第三杂质)可以将源极电阻(R

掺杂区域36可以包括区域36A、36B和36C，并且区域36A、36B和 36C中的第四杂质的掺杂剂浓度可以不同。例如，第四杂质在区域36B中的浓度可能高于在区域36A中的浓度，并且第四杂质在区域36C中的浓度可能高于在区域36B中的浓度。区域36A、36B和36C中的每一个中第四杂质的浓度可以是变化的或恒定的。例如，掺杂区域36可以具有第四杂质的梯度浓度，其在朝向外延源极/漏极区域82的顶表面的方向上(如箭头 38所示)增加。同样，区域34中的第三杂质的浓度可以是恒定的或变化的。例如，掺杂区域34可以具有在箭头38的方向上增加的第三杂质的梯度浓度。

图15D示出了在实施例器件中例如沿着外延源极/漏极区域82的中心线的外延源极/漏极区域82中的杂质浓度的图250。线252表示第四杂质 (例如磷二聚体)的浓度，而线254表示第三杂质(例如砷)的浓度。如图所示，在外延源极/漏极区域82的接触区域(例如，掺杂区域36C)中，第四杂质(例如，磷二聚体)的退火后浓度可以大于10

如上所述，可以通过改变注入工艺26和30的工艺参数(例如，旋转角度)来调整掺杂区域34和36的轮廓。图15A示出了在第一注入工艺26 和第二注入工艺30期间不围绕工艺室旋转晶圆10而获得的轮廓。图16示出了替代的实施例，其中晶圆10在第一注入工艺26和第二注入工艺30中的每一次注入期间旋转90°两次。在图16中，类似的附图标记指示使用如图15A所示的类似工艺形成的类似元件。如图16所示，掺杂区域34可以设置在掺杂区域36的侧面上，并且掺杂区域34可以进一步在栅极间隔体 86/虚设栅极72之下延伸。与掺杂区域34相比，掺杂区域36可以进一步延伸到外延源极/漏极区域82中。图17示出了替代的实施例，其中第一注入 26包括将晶圆10旋转90°四次，并且第二注入30不包括旋转晶圆10。在图17中，类似的附图标记指示使用如图15A所示的类似工艺形成的类似元件。如图17所示，掺杂区域34可以设置在掺杂区域36的侧面上，并且掺杂区域34可以进一步在栅极间隔体86/虚设栅极72之下延伸。掺杂区域34 同样可以在栅极间隔体86/虚设栅极72之下延伸，并且与掺杂区域34相比，掺杂区域36可以进一步延伸到外延源极/漏极区域82中。在图16和图17的每个实施例中，掺杂区域34包括区域34A和34B，并且第三杂质在区域34A中的杂质浓度可以大于区域34B中的杂质浓度。区域34A和/或 34B中的每个区域的杂质浓度可以是恒定的或变化的。掺杂区域34和36 的其他配置也是可能的。

可以通过掩蔽n型区域50N和蚀刻p型区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成p型区域50P中的外延源极/漏极区域 82。然后，在凹槽中外延生长p型区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适用于p型FinFET 的材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域 82可以包括在沟道区域58中施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域82可以具有从鳍 52的相应表面凸起的表面并且可以具有小平面。

在图18A和图18B中，沉积第一层间电介质(ILD)88。第一ILD 88 可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用由任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一 ILD 88与外延源极/漏极区域82、掩模74和栅极间隔器86之间。CESL 87 可以包括电介质材料(例如氮化硅、氧化硅、氮氧化硅等)，该电介质材料具有比上覆的第一ILD 88的材料更低的蚀刻速率。

在图19A和图19B中，可以执行平坦化工艺(例如CMP)，以使第一 ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及栅极密封间隔体80和栅极间隔体86 沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔体80、栅极间隔体86和第一ILD 88的顶表面是齐平的。因此，通过第一ILD 88暴露虚设栅极72的顶表面。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。

在图20A和图20B中，虚设栅极72和掩模74(如果存在)在(一个或多个)蚀刻步骤中被去除，从而形成凹槽90。虚设电介质层60在凹槽 90中的部分也可以被去除。在一些实施例中，仅去除虚设栅极72，并且虚设电介质层60保留并通过凹槽90暴露。在一些实施例中，虚设电介质层 60从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除，并在该管芯的第二区域(例如，输入/输出区域)中的凹槽90中保留。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻虚设栅极72，而不蚀刻或很少蚀刻第一ILD 88或栅极间隔体86。每个凹槽90暴露和/或覆盖相应鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域82的相邻对之间。在去除期间，当蚀刻虚设栅极 72时，虚设电介质层60可以用作蚀刻停止层。然后，可以在去除虚设栅极72之后任选地去除虚设电介质层60。

在图21A和图21B中，栅极电介质层92和栅极电极94被形成用于形成用于替换栅极。图21C示出了图21B的区域89的详细视图。栅极电介质层92被沉积在凹槽90中，例如在鳍52的顶表面和侧壁上，以及在栅极密封间隔体80/栅极间隔体86的侧壁上。栅极电介质层92也可以形成在第一ILD 88的顶表面上。在一些实施例中，栅极电介质层92包括一个或多个电介质层，例如一层或多层氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极电介质层92包括通过热氧化或化学氧化形成的氧化硅的界面层和上覆的高k电介质材料，例如以下金属的金属氧化物或硅酸盐：铪、铝、锆、镧、锰、钡、钛、铅以及其组合。栅极电介质层92可以包括k值大于约7.0的电介质层。栅极介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在虚设栅极电介质60的部分保留在凹槽90中的实施例中，栅极电介质层92包括虚设栅极电介质 60的材料(例如，SiO

栅极电极94分别沉积在栅极电介质层92之上，并且填充凹槽90的剩余部分。栅极电极94可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨及其组合或其多层。例如，尽管在图21B中示出了单层栅极电极94，但是栅极电极94可以包括任意数量的内衬层94A、任意数量的功函数调谐层94B和填充材料94C，如图21C所示。在填充凹槽90之后，可以执行平坦化工艺(例如CMP)以去除栅极电介质层92的多余部分和栅极电极94的材料，所述多余部分位于ILD 88的顶表面之上。因此，栅极电极94和栅极电介质层92的剩余部分形成所产生的FinFET的替换栅极。栅极电极94和栅极电介质层92可以统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。

n型区域50N和p型区域50P中的栅极介质层92的形成可以同时发生，使得每个区域中的栅极介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以由不同的工艺形成，使得栅极介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以由不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的过程时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。

在图22A和图22B中，栅极掩模96形成在栅极堆叠(包括栅极电介质层92和对应的栅极电极94)，并且栅极掩模可以设置在栅极间隔体86 的相对部分之间。在一些实施例中，形成栅极掩模96包括使栅极堆叠凹陷，以便直接在栅极堆叠之上和栅极间隔体86的相对部分之间形成凹槽。在凹槽中填充包含一层或多层电介质材料(例如氮化硅、氧化硅等)的栅极掩模96，然后进行平坦化工艺以去除在第一ILD 88之上延伸的电介质材料的多余部分。

还如图22A和图22B所示，第二ILD 108沉积在第一ILD 88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD和PECVD。随后形成的栅极接触部110(图23A和图23B)穿过第二ILD 108和栅极掩模 96以接触凹陷的栅极电极94的顶表面。

在图23A和图23B中，根据一些实施例，穿过第二ILD 108和第一 ILD 88形成栅极接触部110和源极/漏极接触部112。穿过第一ILD 88和第二ILD 108形成源极/漏极接触部112的开口，并且穿过第二ILD 108和栅极掩模96形成栅极接触部110的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成内衬(未示出)(例如扩散阻挡层、粘合层等)以及导电材料。内衬可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从ILD 108的表面去除多余的材料。剩余的内衬和导电材料形成开口中的源极/漏极接触部112和栅极接触部110。可以执行退火工艺以在外延源极/漏极区域82和源极/漏极接触部112之间的界面处形成硅化物。源极/漏极接触部112物理和电耦合到外延源极/漏极区域82，并且栅极接触部110物理和电耦合到栅极电极106。作为第一注入工艺26和第二注入工艺30的结果，在源极/漏极接触部112连接到外延源极/漏极区域82的区域中，第四杂质(例如磷二聚体等)的浓度可以增加。结果，可以有利地减小源极/漏极接触部112的接触电阻。源极/漏极接触部112和栅极接触部 110可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管显示为形成在相同的截面中，但是应当理解，源极/漏极接触部112和栅极接触部110中的每一个可以形成在不同的截面中，这可以避免接触部短路。

所公开的FinFET实施例还可应用于纳米结构器件，例如纳米结构(例如，纳米片、纳米线、环绕式结构等)场效应晶体管(NSFET)。在 NSFET实施例中，所述鳍由通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构替换。以与上述实施例类似的方式形成虚设栅极堆叠和源极/漏极区域。在去除虚设栅极堆叠之后，可以部分或完全去除沟道区域中的牺牲层。替换栅极结构以类似于上述实施例的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分地或完全地包围NSFET器件的沟道区域中的沟道层。ILD和替换栅极结构和源极/漏极区域的接触部可以以类似于上述实施例的方式形成。可以形成如美国专利申请公开号2016/0365414所公开的纳米结构器件，其全部内容通过引用并入本文。

各种实施例包括将两种不同类型的掺杂剂注入源极/漏极区域中以用于改进的结突变(例如，减小的漏电流)和降低的源极/漏极接触电阻。在实施例方法中，将第一掺杂剂注入源极/漏极区域，然后注入第二掺杂剂。第一掺杂剂可以具有比第二掺杂剂更低的生成焓。例如，第一掺杂剂可以包含砷、碳、锑等，并且第二掺杂剂可以包含磷等。在特定实施例中，将砷注入源极/漏极区域，然后注入磷二聚体(P

根据一些实施例，一种方法包括：在半导体鳍中形成源极/漏极区域；在形成所述源极/漏极区域之后，将第一杂质注入所述源极/漏极区域；在注入所述第一杂质之后，将第二杂质注入所述源极/漏极区域，其中，所述第一杂质具有比所述第二杂质更低的生成焓；以及在注入所述第二杂质之后，对所述源极/漏极区域进行退火。在一些实施例中，所述第一杂质包含砷、锑或碳。在一些实施例中，所述第二杂质包含磷。在一些实施例中，将所述第二杂质注入所述源极/漏极区域包括：将磷二聚体注入所述源极/ 漏极区域。在一些实施例中，形成所述源极/漏极区域包括：在所述半导体鳍中蚀刻凹槽；在所述凹槽中外延生长第一外延区域；在外延生长所述第一外延区域时，用第三杂质原位掺杂所述第一外延区域；在所述凹槽中和所述第一外延区域之上外延生长第二外延区域；以及在外延生长所述第二外延区域时，用第四杂质原位掺杂所述第二外延区域，其中，所述第三杂质是与所述第四杂质不同的元素。在一些实施例中，所述第三杂质是与所述第一杂质相同的元素。在一些实施例中，对所述源极/漏极区域进行退火包括：对所述源极/漏极区域执行微秒退火(μSSA)；以及在执行所述μSSA之后，对所述源极/漏极区域执行激光尖峰退火(LSA)。

根据一些实施例，一种方法包括：在半导体鳍中蚀刻凹槽；在所述凹槽中外延生长源极/漏极区域；在外延生长所述源极/漏极区域之后，用砷注入所述源极/漏极区域；在用砷注入所述源极/漏极区域之后，用磷二聚体注入所述源极/漏极区域；在用磷二聚体注入所述源极/漏极区域之后，用退火工艺活化所述砷和所述磷二聚体。在一些实施例中，用磷二聚体注入所述源极/漏极区域包括使用在10

根据一些实施例中，一种器件，包括：半导体衬底；栅极堆叠，位于所述半导体衬底的顶表面处；源极/漏极区域，与所述栅极堆叠相邻，其中，所述源极/漏极区域包括包含第一杂质的第一外延区域；第一掺杂区域，在所述第一外延区域中包含第二杂质；以及第二掺杂区域，在所述第一外延区域中包含第三杂质，所述第二杂质具有比所述第三杂质更低的生成焓，所述第一掺杂区域围绕所述第二掺杂区域的侧面。在一些实施例中，所述源极/漏极区域还包含围绕所述第一外延区域的第二外延区域，其中，所述第二外延区域包含第四杂质，并且所述第四杂质是与所述第一杂质不同的元素。在一些实施例中，所述第二掺杂区域延伸至低于所述第一掺杂区域。在一些实施例中，所述第一掺杂区域覆盖所述第二掺杂区域的底部。在一些实施例中，所述第二杂质为砷，并且所述第三杂质为磷。在一些实施例中，所述第三杂质的浓度在朝向所述源极/漏极区域的顶表面的方向上增加。在一些实施例中，还包括：源极/漏极接触部，延伸到所述第二掺杂区域，其中，所述源极/漏极接触部处的第三杂质的浓度至少为10

以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。

示例1是一种用于形成半导体器件的方法，包括：在半导体鳍中形成源极/漏极区域；在形成所述源极/漏极区域之后，将第一杂质注入所述源极/漏极区域；在注入所述第一杂质之后，将第二杂质注入所述源极/漏极区域，其中，所述第一杂质具有比所述第二杂质更低的生成焓；以及在注入所述第二杂质之后，对所述源极/漏极区域进行退火。

示例2是示例1所述的方法，其中，所述第一杂质包含砷、锑或碳。

示例3是示例1所述的方法，其中，所述第二杂质包含磷。

示例4是示例3所述的方法，其中，将所述第二杂质注入所述源极/漏极区域包括：将磷二聚体注入所述源极/漏极区域。

示例5是示例1所述的方法，其中，形成所述源极/漏极区域包括：在所述半导体鳍中蚀刻凹槽；在所述凹槽中外延生长第一外延区域；在外延生长所述第一外延区域时，用第三杂质原位掺杂所述第一外延区域；在所述凹槽中和所述第一外延区域之上外延生长第二外延区域；以及在外延生长所述第二外延区域时，用第四杂质原位掺杂所述第二外延区域，其中，所述第三杂质是与所述第四杂质不同的元素。

示例6是示例5所述的方法，其中，所述第三杂质是与所述第一杂质相同的元素。

示例7是示例1所述的方法，其中，对所述源极/漏极区域进行退火包括：对所述源极/漏极区域执行微秒退火(μSSA)；以及在执行所述μSSA 之后，对所述源极/漏极区域执行激光尖峰退火(LSA)。

示例8是一种用于形成半导体器件的方法，包括：在半导体鳍中蚀刻凹槽；在所述凹槽中外延生长源极/漏极区域；在外延生长所述源极/漏极区域之后，用砷注入所述源极/漏极区域；在用砷注入所述源极/漏极区域之后，用磷二聚体注入所述源极/漏极区域；在用磷二聚体注入所述源极/ 漏极区域之后，用退火工艺活化所述砷和所述磷二聚体。

示例9是示例8所述的方法，其中，用磷二聚体注入所述源极/漏极区域包括使用在10

示例10是示例8所述的方法，其中，在用砷注入所述源极/漏极区域和用磷二聚体注入源极/漏极区域之间不执行退火工艺。

示例11是示例8所述的方法，其中，用砷注入所述源极/漏极区域包括将包含所述半导体鳍的晶圆旋转90°两次。

示例12是示例8所述的方法，其中，用砷注入所述源极/漏极区域包括将包含所述半导体鳍的晶圆旋转45°四次。

示例13是示例8所述的方法，其中，用砷注入所述源极/漏极区域包括在用砷注入所述源极/漏极区域的整个持续时间内不旋转包含所述半导体鳍的晶圆。

示例14是一种半导体器件，包括：半导体衬底；栅极堆叠，位于所述半导体衬底的顶表面处；源极/漏极区域，与所述栅极堆叠相邻，其中，所述源极/漏极区域包括包含第一杂质的第一外延区域；第一掺杂区域，在所述第一外延区域中包含第二杂质；以及第二掺杂区域，在所述第一外延区域中包含第三杂质，所述第二杂质具有比所述第三杂质更低的生成焓，所述第一掺杂区域围绕所述第二掺杂区域的侧面。

示例15是示例14所述的器件，其中，所述源极/漏极区域还包含围绕所述第一外延区域的第二外延区域，其中，所述第二外延区域包含第四杂质，并且所述第四杂质是与所述第一杂质不同的元素。

示例16是示例14所述的器件，其中，所述第二掺杂区域延伸至低于所述第一掺杂区域。

示例17是示例14所述的器件，其中，所述第一掺杂区域覆盖所述第二掺杂区域的底部。

示例18是示例14所述的器件，其中，所述第二杂质为砷，并且所述第三杂质为磷。

示例19是示例14所述的器件，其中，所述第三杂质的浓度在朝向所述源极/漏极区域的顶表面的方向上增加。

示例20是示例14所述的器件，还包括：源极/漏极接触部，延伸到所述第二掺杂区域，其中，所述源极/漏极接触部处的第三杂质的浓度至少为 10