形成半导体器件的方法及半导体器件

技术领域

本申请的实施例涉及形成半导体器件的方法及半导体器件。

背景技术

金属氧化物半导体(MOS)器件通常包括金属栅极，其形成为解决常规多晶硅栅极中的多耗尽效应。当所施加的电场从靠近栅极电介质的栅极区扫走载流子形成耗尽层时，发生多耗尽效应。在n掺杂的多晶硅层中，耗尽层包括电离的非移动供体位点，而在p掺杂的多晶硅层中，耗尽层包括电离的非移动受体位点。耗尽效应导致有效栅极电介质厚度的增加，使得更难在半导体表面上生成反型层。

金属栅极可以包括多个层，从而可以满足NMOS器件和PMOS器件的不同要求。金属栅极的形成通常涉及去除伪栅极堆叠件以形成沟槽、沉积延伸至沟槽中的多个金属层、形成金属区以填充沟槽的所剩部分、然后实施化学机械抛光(CMP)工艺以去除金属层的多余部分。金属层和金属区的所剩部分形成金属栅极。

发明内容

根据本申请的实施例，提供了一种形成半导体器件的方法，包括：形成分别位于第一半导体区、第二半导体区、和第三半导体区上方的第一栅极电介质、第二栅极电介质、和第三栅极电介质；沉积覆盖第一栅极电介质的第一含镧层；沉积覆盖第二栅极电介质的第二含镧层，其中，第二含镧层薄于第一含镧层；以及实施退火工艺以将第一含镧层和第二含镧层中的镧分别驱动至第一栅极电介质和第二栅极电介质中，其中，在退火工艺期间，第三栅极电介质上不具有含镧层。

根据本申请的实施例，提供了一种半导体器件，包括：第一晶体管，包括：第一半导体区；第一高k电介质，位于第一半导体区上方，其中，第一高k电介质包括第一高k电介质材料和具有第一镧原子百分比的镧；以及第一功函层，位于第一高k电介质上方；以及第二晶体管，包括：第二半导体区；第二高k电介质，位于第二半导体区上方，其中，第二高k电介质包括第一高k电介质材料和具有第二镧原子百分比的镧，并且其中，第二镧原子百分比低于第一镧原子百分比；以及第二功函层，位于第二高k电介质上方，其中，第一功函层和第二功函层通过相同的材料形成。

根据本申请的实施例，提供了一种半导体器件，包括：体半导体衬底；第一半导体鳍部、第二半导体鳍部、和第三半导体鳍部，位于体半导体衬底上方；第一栅极堆叠件，位于第一半导体鳍部的第一侧壁和第一顶面上，第一栅极堆叠件包括：第一界面层；以及第一高k电介质，位于第一界面层上，其中，第一高k电介质具有第一镧原子百分比；第二栅极堆叠件，位于第二半导体鳍部的第二侧壁和第二顶面上，第二栅极堆叠件包括：第二界面层；以及第二高k电介质，位于第二界面层上，其中，第二高k电介质具有低于第一镧原子百分比的第二镧原子百分比；以及第三栅极堆叠件，位于第三半导体鳍部的第三侧壁和第三顶面上，第三栅极堆叠件包括：第三界面层；以及第三高k电介质，位于第三界面层上，其中，第三高k电介质具有低于第二镧原子百分比的第三镧原子百分比。

本申请的实施例涉及通过镧掺入实现多阈值电压。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1-图6、图7A、图7B、图8A、图8B、图9-图19、图20A、和图20B示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的透视图和截面图；

图21至图23示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的透视图和截面图；

图24示出了根据一些实施例的Hf和La的示例性原子百分比；

图25示出了根据一些实施例的用于形成FinFET的工艺流程；

图26示出了根据一些实施例的可以发现掺杂金属的可能位置。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据一些实施例，提供了具有高k栅极电介质的晶体管的调谐阈值电压的方法。根据一些实施例，示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。根据一些实施例，鳍式场效应晶体管(FinFET)的形成用作示例用以阐释本发明的构思。诸如平板晶体管和全环栅(GAA)晶体管的其他类型的晶体管也可以采用本发明的构思来形成。本文讨论的实施例将提供示例以使得能够进行或者使用本发明的主题，并且本领域普通技术人员将容易理解可以进行的同时保持在不同实施例的预期范围内的修改。尽管方法实施例可以论述为以特定顺序来实施，但其他方法实施例可以以任何逻辑顺序来实施。

根据本发明的一些实施例，两个含掺杂金属的层(其可以包含镧作为掺杂金属，因此是含镧的层)形成在第一晶体管区中的第一高k介电层上。一个含掺杂金属的层形成在第二高k介电层上方。在第三晶体管区中，没有形成含掺杂金属的层。实施退火工艺，以将含掺杂金属的层中的掺杂金属驱动至相应的下面的高k介电层中，使得第一晶体管和第二晶体管的阈值电压增大或者减小(调谐)。未将掺杂金属掺杂至相应的高k介电层中的第三晶体管的阈值电压未进行调谐。第一晶体管和第二晶体管的阈值电压的调谐由于含掺杂金属的(一些)层的厚度的差异而彼此不同。因此，可以将一些晶体管的阈值电压选择性地调谐至不同的级数。可以理解的是，也可以采用多于两个(例如三个、四个、或者五个等)的掺杂金属的层，用以进一步调谐另外的晶体管的阈值电压。

图1-图6、图7A、图7B、图8A、图8B、图9-图19、图20A、和图20B示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图和透视图。这些附图中所示的工艺也示意性地反映在图25所示的工艺流程400中。

在图1中，提供了衬底20。衬底20可以是半导体衬底，例如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如用p型或者n型掺杂剂)或者是未掺杂的。半导体衬底20可以是晶圆10的一部分。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如掩埋的氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或者玻璃衬底的衬底上。也可以使用其他衬底，例如多层衬底或者梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。

进一步参考图1，阱区22形成在衬底20中。在图25所示的工艺流程400中，相应的工艺示为工艺402。根据本发明的一些实施例，阱区22是通过将可以是硼、铟等的p型杂质注入至衬底20中而形成的p型阱区。根据本发明的其他实施例，阱区22是通过将可以是磷、砷、锑等的n型杂质注入至衬底20中而形成的n型阱区。所得的阱区22可以延伸至衬底20的顶面。n型或者p型杂质浓度可以等于或者小于10

参考图2，隔离区24形成为从衬底20的顶面延伸至衬底20中。在下文中，隔离区24可替代地称为浅沟槽隔离(STI)区。在图25所示的工艺流程400中，相应的工艺示为工艺404。衬底20的位于相邻的STI区24之间的部分称为半导体条带26。为了形成STI区24，衬垫氧化物层28和硬掩模层30可以形成在半导体衬底20上，然后进行图案化。衬垫氧化物层28可以是通过氧化硅形成的薄膜。根据本发明的一些实施例，衬垫氧化物层28在热氧化工艺中形成，其中半导体衬底20的顶面层进行氧化。衬垫氧化物层28充当半导体衬底20与硬掩模层30之间的粘附层。衬垫氧化物层28还可以充当用于蚀刻硬掩模层30的蚀刻停止层。根据本发明的一些实施例，硬掩模层30例如使用低压化学气相沉积(LPCVD)通过氮化硅来形成。根据本发明的其他实施例，硬掩模层30通过硅的热氮化或者等离子体增强化学气相沉积(PECVD)来形成。光刻胶(未示出)形成在硬掩模层30上，然后进行图案化。然后，使用图案化的光刻胶作为蚀刻掩模对硬掩模层30进行图案化，以形成如图2所示的硬掩模30。

接下来，将图案化的硬掩模层30用作蚀刻掩模，以蚀刻衬垫氧化物层28和衬底20，随后用(一些)介电材料填充衬底20中的所得沟槽。实施诸如化学机械抛光(CMP)工艺或者机械研磨工艺的平坦化工艺，以去除介电材料的多余部分，并且(一些)介电材料的所剩部分为STI区24。STI区24可以包括衬垫电介质(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫电介质也可以是沉积的氧化硅层、氮化硅层等，其使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等形成。STI区24还包括位于衬垫氧化物上方的介电材料，其中介电材料可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。根据一些实施例，位于衬垫电介质上方的介电材料可以包括氧化硅。

硬掩模层30的顶面和STI区24的顶面可以基本上彼此齐平。半导体条带26位于相邻的STI区24之间。根据本发明的一些实施例，半导体条带26是原始衬底20的一部分，因此半导体条带26的材料与衬底20的材料相同。根据本发明的可替代的实施例，半导体条26是通过蚀刻STI区24之间的衬底20的部分以形成凹进、并且实施外延以在凹进中再生长另一种半导体材料而形成的替代条带。因此，半导体条带26通过不同于衬底20的材料的半导体材料形成。根据一些实施例，半导体条带26通过硅锗、碳化硅、或者III-V族化合物半导体材料形成。

参考图3，使STI区24凹进，以使得半导体条带26的顶部凸出高于STI区24其余部分的顶面24A，以形成凸出的鳍部36。在图25所示的工艺流程400中，相应的工艺示为工艺406。可以使用干蚀刻工艺来实施蚀刻，其中，例如HF

在上述实施例中，鳍部可以通过任何合适的方法来图案化。例如，可以使用一种或者多种光刻工艺来图案化鳍部，包括双重图案化或者多重图案化工艺。通常，双重图案化或者多重图案化工艺组合了光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件或者心轴来图案化鳍部。

参考图4，伪栅极堆叠件38形成为在(凸出的)鳍部36的顶面和侧壁上延伸。在图25所示的工艺流程400中，相应的工艺示为工艺408。伪栅极堆叠件38可以包括伪栅极电介质40和位于伪栅极电介质40上方的伪栅极电极42。伪栅极电极42可以例如使用多晶硅形成，并且也可以使用其他材料。伪栅极堆叠件38中的每一者还可以包括位于伪栅极电极42上方的一个(或者多个)硬掩模层44。硬掩模层44可以通过氮化硅、氧化硅、碳氮化硅、或其多层形成。伪栅极堆叠件38可以横穿单个或者多个凸出的鳍部36和/或STI区24的上方。伪栅极堆叠件38还具有与凸出的鳍部36的长度方向垂直的长度方向。

接下来，栅极间隔件46形成在伪栅极堆叠件38的侧壁上。在图25所示的工艺流程400中，相应的工艺也示为工艺408。根据本发明的一些实施例，栅极间隔件46通过诸如氮化硅、碳氮化硅等(一些)介电材料形成，并且可以具有单层结构或者包括多个介电层的多层结构。

然后，实施蚀刻工艺以蚀刻未由伪栅极堆叠件38和栅极间隔件46覆盖的凸出的鳍部36的部分，所得的结构示出在图5中。在图25所示的工艺流程400中，相应的工艺示为工艺410。凹进可以是各向异性的，因此鳍部36的位于伪栅极堆叠件38和栅极间隔件46正下方的部分受到保护，并且未进行蚀刻。根据一些实施例，凹进的半导体条带26的顶面可以低于STI区24的顶面24A。相应地形成凹进50。凹进50包括位于伪栅极堆叠件38的相对侧上的部分以及位于凸出的鳍部36的其余部分之间的部分。

接下来，通过在凹进50中选择性地生长(通过外延)半导体材料来形成外延区(源极/漏极区)54，得到图6中的结构。在图25所示的工艺流程400中，相应的工艺示为工艺412。根据所得的FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或者n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本发明的可替代的实施例，外延区54包括III-V族化合物半导体，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、或其多层。在用外延区54填充凹进50之后，外延区54的进一步外延生长引起外延区54水平扩展，并且可以形成刻面。外延区54的进一步生长还可以引起相邻的外延区54彼此融合。可能产生空隙(气隙)56。根据本发明的一些实施例，当外延区54的顶面仍然是波浪形时，或者当融合的外延区54的顶面已经变得平坦时，可以完成外延区54的形成，这通过如图6所示在外延区54上进一步生长来实现。

在外延工艺之后，外延区54可以进一步用p型或者n型杂质进行注入，以形成源极区和漏极区，其也用附图标记54表示。根据本发明的可替代的实施例，当外延区54在外延期间用p型或者n型杂质进行原位掺杂时，可以跳过注入步骤。

图7A示出了在接触蚀刻停止层(CESL)58和层间电介质(ILD)60的形成之后的结构的透视图。在图25所示的工艺流程400中，相应的工艺示为工艺414。CESL58可以通过氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD60可以包括使用例如FCVD、旋涂、CVD、或者另一种沉积方法形成的介电材料。ILD60可以通过含氧的介电材料形成，其可以是基于硅氧化物的材料，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等。可以实施诸如CMP工艺或者机械研磨工艺的平坦化工艺，以使ILD60、伪栅极堆叠件38、和栅极间隔件46的顶面彼此齐平。

图7B示出了在同一衬底20上的第一FinFET、第二FinFET、和第三FinFET(图20A中的198、298、和398)的形成中的中间结构的截面图。应当理解的是，FinFET是示例，其他类型的晶体管，例如纳米片晶体管、纳米线晶体管、平板晶体管、全环栅晶体管等，也可以通过应用本发明的构思来形成。根据一些实施例，第一FinFET、第二FinFET、和第三FinFET分别形成在器件区100D、100S、和100N中，其中字母“D”代表“两个含掺杂金属的层”，字母“S”代表“单个含掺杂金属的层”，字母“N”代表“不含掺杂金属的层”。根据一些实施例，三个FinFET是n型FinFET。根据可替代的实施例，三个FinFET是p型FinFET。根据其他的实施例，三个FinFET包括以任何组合的(一些)n型FinFET和(一些)p型FinFET的混合。三个FinFET可以具有相同的尺寸、相同的堆叠层等，或者可以彼此不同，例如具有不同的沟道长度，不同的堆叠层等。例如，第一FinFET的沟道长度可以小于或者大于第二FinFET和第三FinFET中的任意一者的沟道长度。第一FinFET、第二FinFET、和第三FinFET中的任意一者的截面图可以对应于从包含图7A中的线7B-7B的垂直平面获得的截面图。

为了区分第一FinFET、第二FinFET、和第三FinFET中的部件，图7B中的第一FinFET中的部件可以使用图7A中对应部件的附图标记加上数字100来表示，图7B中第二FinFET中的部件可以使用图7A中对应部件的附图标记加上数字200来表示。类似地，图7B中第三FinFET中的部件可以使用图7A中对应部件的附图标记加上数字300来表示。例如，图7B中的源极/漏极区154、254和354对应于图7A中的源极/漏极区54，图7B中的栅极间隔件146、246和346对应于图7A中的栅极间隔件46。第一FinFET、第二FinFET、和第三FinFET中的对应部件可以在共同的工艺中形成，具有在随后的段落中讨论的一些示例性工艺，或者可以在单独的工艺中形成。

在形成图7A和图7B所示的结构之后，如图8A、图8B、和图9-图19所示，将图7B中的伪栅极堆叠件138、238、和338替换为金属栅极和替代栅极电介质。在这些附图中，示出了STI区24的顶面24A，并且半导体鳍部124'、224'、和324'凸出为高于相应的相邻STI区24的顶面24A。

为了形成替代栅极，首先去除如图7A和图7B所示的硬掩模层144、244和344，伪栅极电极142、242、和342，以及伪栅极电介质140、240、和340，形成如图8A所示的沟槽59。在图25所示的工艺流程400中，相应的工艺示为工艺416。图8A中的沟槽59对应于图8B中的器件区100D中的沟槽159、器件区100S中的沟槽259、以及器件区100N中的沟槽359。凸出的鳍部124’、224’、和324’的顶面和侧壁分别暴露于沟槽159、259、和359。

接下来，参考图9，形成栅极电介质164/166、264/266、和364/366，其分别延伸至沟槽159、259和359中。在图25所示的工艺流程400中，相应的工艺示为工艺418。根据本发明的一些实施例，栅极电介质包括界面层(IL)164、264、和364，其分别形成在凸出的鳍部124'，224'、和324'的暴露的表面上。IL164、264、和364中的每一者可以包括诸如氧化硅层的氧化物层，其通过凸出的鳍部124'、224'、和324'的热氧化、化学氧化工艺、或者沉积工艺来形成。栅极电介质还可以包括位于对应的IL164、264、和364上方的高k介电层166、266、和366。高k介电层166、266、和366中的每一者可以通过诸如氧化铪、氧化铝、氧化锆等的非含镧的高k介电材料形成，并且可以在共同的工艺中同时形成，或者在单独的工艺中形成。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k介电层166、266、和366可以不含或者可以包括在后续工艺中要掺杂的掺杂金属(例如镧)。高k介电层166、266和366覆盖并且可以接触相应的下面的IL164、264、和364。高k介电层166、266、和366形成为共形层，并且分别在凸出的鳍部124'，224'和324'的侧壁以及栅极间隔件146、246和346的顶面和侧壁上延伸。根据本发明的一些实施例，高k介电层166、266、和366使用ALD或者CVD形成。高k介电层166、266、和366可以是相同介电层的一部分，并且可以使用相同的材料同时形成，并且具有相同的厚度，或者分别地使用不同的材料形成，和/或具有不同的厚度。

图9进一步示出了第一含掺杂金属的层167、267、和367的形成，其可以在共同的沉积工艺或者单独的沉积工艺中形成。在图25所示的工艺流程400中，相应的工艺示为工艺420。含掺杂金属的层167、267、和367包含金属，当其掺杂至下面的高k介电层166、266、和/或366中时，可能会引起对应的FinFET的阈值电压发生变化(调谐)。根据一些实施例，含掺杂金属的层167、267、和367包括镧，其可以例如为氧化镧(La

图9还示出了第一硬掩模168、268、和368的形成，其在共同的沉积工艺中形成。在图25所示的工艺流程400中，相应的工艺示为工艺422。根据一些实施例，硬掩模168、268、和368是单层硬掩模或者多层硬掩模。根据一些实施例，硬掩模168、268、和368包括诸如氧化铝层的金属氧化物层，以及位于金属氧化物层上方的诸如氮化钛层的金属氮化物层。硬掩模168、268、和368可以使用诸如ALD、CVD等的保形沉积方法来形成。根据一些实施例，硬掩模168、268、和368的厚度T2可以在约

图10示出了分别在器件区100D和100N中的蚀刻掩模165和365的形成和图案化。蚀刻掩模165和365可以形成为延伸至器件区100D、100S、和100N中，然后在图案化工艺中从器件区100S去除。结果，硬掩模268暴露，而硬掩模168和368分别由蚀刻掩模165和365覆盖。根据一些实施例，蚀刻掩模165包括底部抗反射涂层(BARC)165A和光刻胶165B，而蚀刻掩模365包括BARC365A和光刻胶365B。在示例性形成工艺中，BARC165A和365A以及光刻胶165B和365B的形成包括形成覆盖BARC层，以及在覆盖BARC层上形成光刻胶。使用光刻工艺对光刻胶进行图案化，以去除自器件区100S的部分。然后使用光刻胶165B和365B作为蚀刻掩模来蚀刻覆盖BARC层。根据一些实施例，使用包括氢(H

根据可替代的实施例，蚀刻掩模165和365通过单层光刻胶或者包括底层、位于底层上方的中间层、以及位于中间层上方的顶层的三层来形成。根据另外的可替代的实施例，蚀刻掩模165和365是单光刻胶层。可以在图11所示的工艺之前或者之中去除所剩的光刻胶165B和365B。

接下来，在(一些)蚀刻工艺中去除硬掩模268和含掺杂金属的层267。在图25所示的工艺流程400中，相应的工艺示为工艺424。所得的结构示出在图11中。蚀刻可以通过湿蚀刻工艺来实施。例如，可以使用包括磷酸和过氧化氢的混合物、或者使用包括氢氧化铵、盐酸、过氧化氢、碳酸和水的混合物等的湿蚀刻化学品，来蚀刻硬掩模268和含掺杂金属的层267。根据本发明的可替代的实施例，使用包括溶解在水中的氨(NH

然后，在蚀刻工艺中去除暴露的含掺杂金属的层267，并且在蚀刻工艺之后暴露高k介电层266。根据本发明的一些实施例，通过湿蚀刻工艺来实施对含掺杂金属的层267的蚀刻。根据一些实施例，用于蚀刻硬掩模268的相同的湿蚀刻化学品可以用以蚀刻含掺杂金属的层267。可以理解的是，可以使用相同的蚀刻掩模165和365(BARC165A和365A)来实施硬掩模268和含掺杂金属的层267两者的去除。硬掩模168和368虽然不用作用于蚀刻含掺杂金属的层267的蚀刻掩模，但是具有控制含掺杂金属的层267的蚀刻宽度以防止含掺杂金属的层267沿着横向方向过度蚀刻的功能。

接下来，去除BARC165A和365A。根据一些实施例，通过灰化去除蚀刻掩模165A和365A，或者使用包括氢(H

图13至图16分别示出了在器件区100D和100S中的第二含掺杂金属的层172和272的形成。参考图13，例如在沉积工艺中形成含掺杂金属的层172、272、和372。在图25所示的工艺流程400中，相应的工艺示为工艺428。含掺杂金属的层172、272、和372的材料可以类似于含掺杂金属的层167的材料。含掺杂金属的层172、272、和372的厚度T3可以在约

图14还示出了第二硬掩模174、274、和374的形成，其在共同的沉积工艺中形成。在图25所示的工艺流程400中，相应的工艺示为工艺430。硬掩模174、274、和374的材料、结构、和形成方法可以选自和硬掩模168、268、和368(图9)的候选材料、结构、形成方法相同的组。硬掩模174、274、和374的厚度可以在约

图14还示出了分别在器件区100D和100S中的蚀刻掩模176和276的形成和图案化。蚀刻掩模176和276可以形成为延伸至器件区100D、100S、和100D中，然后在图案化工艺中从器件区100N去除。蚀刻掩模176可以包括BARC176A和位于BARC176A上方的光刻胶176B。蚀刻掩模276可以包括BARC276A和位于BARC276A上方的光刻胶276B。结果，硬掩模374暴露，而硬掩模174和274分别由蚀刻掩模176和276覆盖。蚀刻掩模176和276的(一些)材料、结构、和形成工艺可以类似于蚀刻掩模165和365(图10)的对应(一些)材料、结构、和形成过程，这里不再重复细节。

在随后的工艺中，可以去除光刻胶176B和276B。BARC176A和276A用作蚀刻掩模，用以蚀刻和去除硬掩模374和含掺杂金属的层372和367。在图25所示的工艺流程400中，相应的工艺示为工艺432。所得的结构示出在图15中。硬掩模374和含掺杂金属的层372和367的蚀刻可以分别类似于硬掩模268和含掺杂金属的层267(图10)的蚀刻，细节不进行讨论。

如先前的图案化工艺中所示，蚀刻含掺杂金属的层367是在与用于蚀刻含掺杂金属的层372(图15)相同的工艺中进行，而不是在与用于蚀刻含掺杂金属的层267(图11)相同的工艺中进行。这具有将高k介电层366一次而不是两次暴露于蚀刻化学品的有利特征。这将减少高k介电层366中由含掺杂金属的层的过度蚀刻所引起的损耗。如图15所示，高k介电层366因此暴露。接下来，使用与去除BARC165A和365A(图11)类似的方法来去除BARC176A和276A。硬掩模174和274也去除，类似于硬掩模168和368(图11)的去除。在图25所示的工艺流程400中，相应的工艺示为工艺434。所得的结构示出在图16中。

参考图17，实施驱动退火工艺(表示为箭头78)。在图25所示的工艺流程400中，相应的工艺示为工艺436。根据一些实施例，使用尖峰退火、快速热退火、闪光退火等来实施退火工艺。控制退火时间和退火温度，以优化最终结果，例如，确保含掺杂金属的层167、172、和272中的掺杂金属扩散至高k介电层166和266中。因此，峰值掺杂金属原子百分比处于含掺杂金属的层167、172、和272中，并且当靠近界面时减小至较低的值。相应的掺杂金属原子百分比在图24中由线65示出。根据一些实施例，退火持续时间可以在约0.1秒和约60秒之间的范围内。退火温度可以在约500℃和约1,000℃之间的范围内。

作为驱动退火工艺的结果，将掺杂金属(例如镧)驱动至高k介电层166和266中，从而获得器件区100D和100S中所得的晶体管的阈值电压的调谐。例如，当将镧掺杂至高k介电层166和266中、并且当所得的FinFET是n型FinFET时，器件区100D和100S中的FinFET的阈值电压降低。相反，当将镧掺杂至高k介电层166和266中、并且当所得的FinFET是p型FinFET时，器件区100D和100S中的FinFET的阈值电压增加。添加了掺杂金属的高k介电层166和266分别称为高k介电层166′和266′。

调谐的幅度与添加至高k介电层166'和266'中的掺杂金属的数量(原子百分比)有关。根据本发明的一些实施例，器件区100D中的晶体管的阈值电压中的调谐幅度ΔVtD可以在约20mV和约300mV之间的范围内。器件区100S中的晶体管的阈值电压中的调谐幅度ΔVtS可以在约10mV和约150mV之间的范围内。调谐量ΔVtD和ΔVtS与扩散至高k介电层166’和266’中的掺杂金属的量有关，并且掺杂金属扩散得越多，调谐量就越大。比值ΔVtD/ΔVtS大于1.0，并且例如可以根据含掺杂金属的层167和172的总厚度以及含掺杂金属的层272的厚度，可以在约1.2和约6.0之间的范围内。

高k介电层166'中掺杂金属(例如La)的掺杂原子百分比DP1高于高k介电层266'中掺杂金属的原子百分比DP2。在整个说明书中，当提及掺杂原子百分比时，除非另有说明，否则其包括峰值原子百分比和平均百分比两者。例如，原子百分比DP1和DP2包括峰值原子百分比和平均原子百分比两者(或者可以是二者之一)。根据一些实施例，比值DP1/DP2可以大于约1.3、大于约2，并且可以在约1.3和6.0之间的范围内，其中DP1和DP2可以分别是高k介电层166'和266'中的掺杂金属的峰值掺杂原子百分比。根据一些实施例，掺杂原子百分比DP1大于约0.1％，并且可以在约0.3％和约30％之间的范围内，而原子百分比DP2可以大于约0.1％，并且可以在约0.1％和约20％之间的范围内。

当将掺杂金属驱动至高k介电层166'和266'中、以分别调谐器件区100D和100S中所得的FinFET198和298(图20A)中的阈值电压时，掺杂金属并未掺杂至高k介电层366中。因此，器件区100N中所得的FinFET398(图20A)中的阈值电压未调谐，因此阈值电压的调谐具有选择性。另外，如果高k介电层366在沉积时不包含掺杂金属，则该高k介电层366可以不包含掺杂金属。可替代地，当高k介电层366在沉积时包含掺杂金属时，则该高k介电层366可以包含掺杂金属。然而，在这些实施例中，高k介电层366中的掺杂金属的掺杂原子百分比DP3仍低于高k介电层266'中的掺杂原子百分比DP2，其还低于高k介电层166'中的掺杂原子百分比DP1。

作为含掺杂金属的层的形成的结果，并且通过共同的驱动退火工艺，第一FinFET的阈值电压可以通过第一值ΔVt1来调谐，第二FinFET的阈值电压可以通过小于第一值ΔVt1的第二值ΔVt2来调谐，而第三FinFET的阈值电压不调谐。除了高k介电层中掺杂金属的不同掺杂原子百分比之外，这三个FinFET可以具有相同的结构。通过阈值电压调谐，它们的阈值电压彼此不同，从而三个FinFET可以适合同一器件管芯中不同电路的要求。

在驱动退火工艺之后，在蚀刻工艺中去除所剩的含掺杂金属的层167、172、和272。在图25所示的工艺流程400中，相应的工艺示为工艺438。所得的结构示出在图18中。根据本发明的一些实施例，含掺杂金属的层167、172、和272的蚀刻通过湿刻蚀工艺来实施。蚀刻化学品可以包括包含氢氧化铵、过氧化氢、盐酸、碳酸等、或其组合的化学溶液。

接下来，多个金属层形成在高k介电层166、266、和366上方，分别填充沟槽159、259、和359，所得的结构示出在图19中。在图25所示的工艺流程400中，相应的工艺示为工艺440。应当理解的是，虽然图20A示出了在器件区100D、100S、和100N中形成相似的层，但是在器件区100D、100S、和100N中的层堆叠可以彼此相同或者彼此不同。例如，当所得的100D、100S、和100N中的FinFET包括选自p型FinFET和n型FinFET的不同一者时，FinFET的功函层可以彼此不同。

如图19所示，器件区100D中的堆叠层可以包括扩散阻挡层180、位于扩散阻挡层180上方的功函层182、位于功函数层182上方的覆盖层184、以及填充金属区186。器件区100S中的堆叠层可以包括扩散阻挡层280、位于扩散阻挡层280上方的功函层282、位于功函层282上方的覆盖层284、以及填充金属区286。器件区100N中的堆叠层可以包括扩散阻挡层380、位于扩散阻挡层380上方的功函层382、位于功函层382上方的覆盖层384、和填充金属区386。根据可替代的实施例，不形成扩散阻挡层180、280、和380，并且功函层182、282、和382可以分别与下面的高k介电层166'、266'、和366物理接触。

扩散阻挡层180、280、和380可以包括TiN、TiSiN等。形成方法可以包括ALD、CVD等。功函层182、282、和382可以通过ALD、CVD等形成。功函层182、282、和382中的每一者可以是具有同质组成(具有相同元素和相同元素的相同百分比)的单层，或者可以包括通过不同材料形成的多个子层。功函层182、282、和382可以包括根据在器件区100D、100S、和100N中形成的各个FinFET是n型FinFET还是p型FinFET来选择的材料。例如，当FinFET是n型FinFET时，对应的功函层182、282、和382可以包括基于铝的层(例如通过TiAl、TiAlN、TiAlC、TaAlN、或者TaAlC形成，或者包括TiAl、TiAlN、TiAlC、TaAlN、或者TaAlC)。当FinFET是p型FinFET时，对应的功函层182、282、和382可以包括TiN层和TaN层。

应当理解的是，可以为功函层182、282、和382选择不同的材料和结构，以进一步调谐相应晶体管的阈值电压。这种调谐与通过将金属掺杂至高k介电层中的调谐相结合，显著提高了调谐阈值电压的能力。例如，前述实施例引入了三级的阈值电压。如果通过选择用于功函层182、282、和382的材料和结构可以获得三级阈值电压调谐，则存在3×3，即9级阈值电压调谐。

覆盖层184、284、和384(也称为阻挡层)可以保形地形成，并且分别延伸至器件区100D、100S、和100N中。根据一些实施例，覆盖层184、284、和384包括TiN、TaN等，其可以使用诸如ALD、CVD等的方法来沉积。

图19还示出了填充金属区186、286、和386的形成。根据一些实施例，填充金属区186、286、和386通过钨、钴等形成，其可以使用ALD、CVD等来沉积。根据一些实施例，覆盖层184、284、和384可以完全填充相应的沟槽，并且不形成填充金属区。

在沟槽完全填充之后，实施平坦化工艺，以去除多个层的多余部分，从而获得如图19所示的栅极堆叠件190、290、和390。栅极堆叠件190、290、和390分别包括栅极电极188、288、和388。

图20A示出了根据一些实施例的自对准硬掩模191、291、和391的形成，其可以包括实施蚀刻工艺，以使栅极堆叠件190、290、和390凹进，从而在栅极间隔件146、246、和346之间形成凹进。然后用介电材料填充凹进，然后进行平坦化工艺以去除介电材料的多余部分。硬掩模191、291、和391可以通过氮化硅、氧氮化硅、氧碳氮化硅等形成。另外，形成源极/漏极接触插塞196、296、和396以及硅化物区195、295、和395，以分别电连接至源极/漏极区154、254、和354。栅极接触插塞194、294、和394形成为分别电连接至栅极电极188、288、和388。因此，分别在器件区100D、100S、和100N中形成FinFET198、298、和398。

图20B示出FinFET98的透视图，其可以代表如图20A所示的FinFET198、298、和398中的任意一者。还示出了栅极接触插塞94(在图20A中代表194、294、和394)、源极/漏极硅化物区95(代表195、295和395)、以及源极/漏极接触插塞96(代表196、296、和396)。

在如先前附图中所示的示例性工艺中，使用两种光刻工艺形成具有不同阈值电压的三个晶体管，其中一个使用蚀刻掩模165/365实施，而另一个使用蚀刻掩模176/276实施。光刻工艺中的每一者可能导致相应的高k介电层的损耗，并且损耗可能在约

图21至图23示出了根据本发明的可替代的实施例的在FinFET的形成中的中间阶段的截面图。这些实施例类似于前述实施例，不同之处在于将单个含掺杂金属的层用于驱动。除非另有说明，否则这些实施例中的组件的材料和形成工艺与类似的组件基本相同，在前面的附图中所示的前述实施例中，这些组件通过相似的附图标记表示。因此，可以在前述实施例的讨论中找到关于图21至图23所示的组件的形成工艺和材料的细节。

这些实施例的初始步骤基本上与图1-图6、图7A、图7B、图8A、图8B、和图9所示相同。接下来，如图21所示，形成蚀刻掩模265。该形成类似于图10中的蚀刻掩模165和365的形成，不同之处在于，蚀刻掩模265留在器件区100S中，而该蚀刻掩模从器件区100N去除。

接下来，使用蚀刻掩模265来蚀刻硬掩模368和含掺杂金属的层367，直至暴露出高k介电层366。接下来，去除蚀刻掩模265，并且所得的结构示出在图22中。然后，实施驱动退火工艺78，类似于图17中所示的相应工艺。因此，高k介电层266具有从含掺杂金属的层267掺杂进来的掺杂金属。所得的结构示出在图23中。所得的掺杂的高k介电层266称为266'。高k介电层366不具有额外引入的掺杂金属。后续工艺基本与图19、图20A、和图20B所示相同，并且所得的晶体管与如图20A所示的晶体管298和398基本相同。

应当理解的是，虽然以单个含掺杂金属的层和两个含掺杂金属的层为例进行展示，但是可以使用更多的含掺杂金属的层，例如三层、四层、或者更多层，用以创建更多级的阈值电压调谐。

图24示出了根据一些实施例的作为进入凸出的鳍部36中的深度的函数的La和Hf的示例性原子百分比，其中，可以在图20A中沿着箭头61所示的方向测量深度。Hf的分布代表高k介电层166'和266'的位置(图20A)。X轴表示栅极堆叠件的各个部分距凸出的鳍部36的表面的距离，Y轴表示Hf和La的浓度。线62代表相对于距离的高k介电层166'或266'中的Hf的原子百分比。线64和65代表相对于距离的La的可能原子百分比。根据如图24所示的一些实施例，掺杂金属的峰值原子百分比与高k介电层(例如166′或266′)的中线66重叠。根据可替代的实施例，掺杂金属的峰值原子百分比可以向右移动，例如，移至线68和线66之间(并且包括线68和线66)的任何位置。根据可替代的实施例，掺杂金属的峰值原子百分比可以移向线66的左侧。根据一些实施例，通过仔细控制驱动工艺，掺杂金属的峰值原子百分比可以接近IL和相应的上覆高k介电层之间的界面。

图26示出了凸出的鳍部124'/224'的示例性轮廓，以及在晶圆10中可以发现的掺杂金属(例如La)的位置。图26显示了掺杂金属分布为靠近凸出的鳍部124'/224'和衬底20的表面。

本发明的实施例具有一些有利特征。通过从一些晶体管的高k介电层中选择性地去除含掺杂金属的层，可以将掺杂金属选择性地掺杂至一些晶体管中，以调谐相应的阈值电压。另外，通过选择性地施加更少或者更多的含掺杂金属的层，可以实现阈值电压调谐的不同级数。这些阈值电压调谐的级数可以与通过调节功函层的材料和结构而进行的阈值电压的调谐相结合，以实现甚至更多的调整级数。

根据本发明的一些实施例，一种方法包括：形成分别位于第一半导体区、第二半导体区、和第三半导体区上方的第一栅极电介质、第二栅极电介质、和第三栅极电介质；沉积覆盖第一栅极电介质的第一含镧层；沉积覆盖第二栅极电介质的第二含镧层，其中，第二含镧层薄于第一含镧层；以及实施退火工艺以将第一含镧层和第二含镧层中的镧分别驱动至第一栅极电介质和第二栅极电介质中，其中，在退火工艺期间，第三栅极电介质上不具有含镧层。在一个实施例中，沉积第二含镧层包括：沉积覆盖第一栅极电介质、第二栅极电介质、和第三栅极电介质的第一覆盖镧含层；从第二半导体区上覆的第一区去除第一覆盖含镧层；以及沉积覆盖第一栅极电介质、第二栅极电介质、和第三栅极电介质的第二覆盖含镧层。在一个实施例中，第一含镧层包括第一覆盖含镧层和第二覆盖含镧层两者的部分。在一个实施例中，该方法还包括：在退火工艺之前，从第三栅极电介质上覆的第二区去除第一覆盖含镧层和第二覆盖含镧层两者。在一个实施例中，使用相同的蚀刻掩模从第二区去除第一覆盖含镧层和第二覆盖含镧层。在一个实施例中，第一栅极电介质包括氧化硅层和位于氧化硅层上方的高k介电层，并且将镧驱动至氧化硅层和高k介电层之间的界面。在一个实施例中，该方法还包括：在退火工艺之后，去除第一含镧层和第二含镧层。在一个实施例中，沉积第一含镧层包括沉积氧化镧层。

根据本发明的一些实施例，一种器件包括：第一晶体管，其包括：第一半导体区；第一高k电介质，位于第一半导体区上方，其中，第一高k电介质包括第一高k电介质材料和具有第一镧原子百分比的镧；以及第一功函层，位于第一高k电介质上方；以及第二晶体管，其包括：第二半导体区；第二高k电介质，位于第二半导体区上方，其中，第二高k电介质包括第一高k电介质材料和具有第二镧原子百分比的镧，并且其中，第二镧原子百分比低于第一镧原子百分比；以及第二功函层，位于第二高k电介质上方，其中，第一功函层和第二功函层通过相同的材料形成。在一个实施例中，镧分布成遍布整个第二高k电介质。在一个实施例中，该器件还包括：氧化硅层，位于第二半导体区和第二高k电介质之间，其中，该氧化硅层基本不含镧。在一个实施例中，该器件还包括：第三晶体管，其包括：第三半导体区；以及第三高k电介质，位于第三半导体区上方，其中，第三高k电介质包括第一高k电介质材料，并且不含镧；以及第三功函层，位于第三高k电介质上方，其中，第一功函层和第三功函层通过相同的材料形成。在一个实施例中，第一镧原子百分比等于第二镧原子百分比的约两倍。在一个实施例中，第一晶体管和第二晶体管均为n型晶体管。在一个实施例中，第一晶体管和第二晶体管均为p型晶体管。

根据本发明的一些实施例，一种器件包括：体半导体衬底；第一半导体鳍部、第二半导体鳍部、和第三半导体鳍部，位于体半导体衬底上方；第一栅极堆叠件，位于第一半导体鳍部的第一侧壁和第一顶面上，第一栅极堆叠件包括：第一界面层；以及第一高k电介质，位于第一界面层上，其中，第一高k电介质具有第一镧原子百分比；第二栅极堆叠件，位于第二半导体鳍部的第二侧壁和第二顶面上，第二栅极堆叠件包括：第二界面层；以及第二高k电介质，位于第二界面层上，其中，第二高k电介质具有低于第一镧原子百分比的第二镧原子百分比；以及第三栅极堆叠件，位于第三半导体鳍部的第三侧壁和第三顶面上，第三栅极堆叠件包括：第三界面层；以及第三高k电介质，位于第三界面层上，其中，第三高k电介质具有低于第二镧原子百分比的第三镧原子百分比。在一个实施例中，第三镧原子百分比等于零。在一个实施例中，第一镧原子百分比等于或者大于第二镧原子百分比的两倍。在一个实施例中，该器件还包括：第一晶体管，其包括第一栅极堆叠件，其中，第一晶体管具有第一阈值电压；第二晶体管，其包括第二栅极堆叠件，其中，第二晶体管具有第二阈值电压；以及第三晶体管，其包括第三栅极堆叠件，其中，第三晶体管具有第三阈值电压，并且第一阈值电压、第二阈值电压、和第三阈值电压彼此不同。在一个实施例中，第一晶体管、第二晶体管、和第三晶体管为n型晶体管，并且第一阈值电压低于第二阈值电压，第二阈值电压低于第三阈值电压。

在一些实施例中，一种形成半导体器件的方法，包括：形成分别位于第一半导体区、第二半导体区、和第三半导体区上方的第一栅极电介质、第二栅极电介质、和第三栅极电介质；沉积覆盖第一栅极电介质的第一含镧层；沉积覆盖第二栅极电介质的第二含镧层，其中，第二含镧层薄于第一含镧层；以及实施退火工艺以将第一含镧层和第二含镧层中的镧分别驱动至第一栅极电介质和第二栅极电介质中，其中，在退火工艺期间，第三栅极电介质上不具有含镧层。在一些实施例中，沉积第二含镧层包括：沉积覆盖第一栅极电介质、第二栅极电介质、和第三栅极电介质的第一覆盖镧含层；从第二半导体区上覆的第一区去除第一覆盖含镧层；以及沉积覆盖第一栅极电介质、第二栅极电介质、和第三栅极电介质的第二覆盖含镧层。在一些实施例中，第一含镧层包括第一覆盖含镧层和第二覆盖含镧层两者的部分。在一些实施例中，形成半导体器件的方法还包括：在退火工艺之前，从第三栅极电介质上覆的第二区去除第一覆盖含镧层和第二覆盖含镧层两者。在一些实施例中，使用相同的蚀刻掩模从第二区去除第一覆盖含镧层和第二覆盖含镧层。在一些实施例中，第一栅极电介质包括氧化硅层和位于氧化硅层上方的高k介电层，并且将镧驱动至氧化硅层和高k介电层之间的界面。在一些实施例中，形成半导体器件的方法还包括：在退火工艺之后，去除第一含镧层和第二含镧层。在一些实施例中，沉积第一含镧层包括沉积氧化镧层。

在一些实施例中，一种半导体器件，包括：第一晶体管，包括：第一半导体区；第一高k电介质，位于第一半导体区上方，其中，第一高k电介质包括第一高k电介质材料和具有第一镧原子百分比的镧；以及第一功函层，位于第一高k电介质上方；以及第二晶体管，包括：第二半导体区；第二高k电介质，位于第二半导体区上方，其中，第二高k电介质包括第一高k电介质材料和具有第二镧原子百分比的镧，并且其中，第二镧原子百分比低于第一镧原子百分比；以及第二功函层，位于第二高k电介质上方，其中，第一功函层和第二功函层通过相同的材料形成。在一些实施例中，镧分布成遍布整个第二高k电介质。在一些实施例中，半导体器件还包括：氧化硅层，位于第二半导体区和第二高k电介质之间，其中，氧化硅层基本不含镧。在一些实施例中，半导体器件还包括第三晶体管，包括：第三半导体区；以及第三高k电介质，位于第三半导体区上方，其中，第三高k电介质包括第一高k电介质材料，并且不含镧；以及第三功函层，位于第三高k电介质上方，其中，第一功函层和第三功函层通过相同的材料形成。在一些实施例中，第一镧原子百分比等于第二镧原子百分比的约两倍。在一些实施例中，第一晶体管和第二晶体管均为n型晶体管。在一些实施例中，第一晶体管和第二晶体管均为p型晶体管。

在一些实施例中，一种半导体器件，包括：体半导体衬底；第一半导体鳍部、第二半导体鳍部、和第三半导体鳍部，位于体半导体衬底上方；第一栅极堆叠件，位于第一半导体鳍部的第一侧壁和第一顶面上，第一栅极堆叠件包括：第一界面层；以及第一高k电介质，位于第一界面层上，其中，第一高k电介质具有第一镧原子百分比；第二栅极堆叠件，位于第二半导体鳍部的第二侧壁和第二顶面上，第二栅极堆叠件包括：第二界面层；以及第二高k电介质，位于第二界面层上，其中，第二高k电介质具有低于第一镧原子百分比的第二镧原子百分比；以及第三栅极堆叠件，位于第三半导体鳍部的第三侧壁和第三顶面上，第三栅极堆叠件包括：第三界面层；以及第三高k电介质，位于第三界面层上，其中，第三高k电介质具有低于第二镧原子百分比的第三镧原子百分比。在一些实施例中，第三镧原子百分比等于零。在一些实施例中，第一镧原子百分比等于或者大于第二镧原子百分比的两倍。在一些实施例中，半导体器件还包括：第一晶体管，包括第一栅极堆叠件，其中，第一晶体管具有第一阈值电压；第二晶体管，包括第二栅极堆叠件，其中，第二晶体管具有第二阈值电压；以及第三晶体管，包括第三栅极堆叠件，其中，第三晶体管具有第三阈值电压，并且第一阈值电压、第二阈值电压、和第三阈值电压彼此不同。在一些实施例中，第一晶体管、第二晶体管、和第三晶体管为n型晶体管，并且第一阈值电压低于第二阈值电压，第二阈值电压低于第三阈值电压。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。