一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。

背景技术

在制造半导体器件的过程中，通常会通过轻掺杂漏注入工艺和源/漏区注入工艺依次在半导体器件所包括的沟道区的两端形成源/漏延伸区、以及在源/漏延伸区远离沟道区的一侧形成源/漏区，以便于减少两个源/漏区间的沟道漏电流，抑制短沟道效应。

但是，现有的形成半导体器件所包括的源/漏区的方法，会使得半导体器件的工作性能较差。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，用于通过扩散的方式形成源/漏区，并且半导体器件所包括的源/漏区采用肖特基结构，以提高半导体器件的工作性能。

为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

在衬底上形成沿第一方向延伸的鳍状结构；鳍状结构具有源/漏区形成区和沟道区；

形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层；

对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理，以在鳍状结构所具有的源/漏区形成区的表面形成源/漏区；

去除扩散掺杂层，并形成至少覆盖在源/漏区上的金属层；

对形成有鳍状结构和金属层的衬底进行第二退火处理，以至少使得源/漏区形成肖特基源/漏区。

与现有技术相比，本发明提供的半导体器件的制造方法中，形成了至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层。接着对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理。此时，扩散掺杂层的杂质可以通过扩散的方式进入到鳍状结构与扩散掺杂层相接触的部分内，从而在鳍状结构所具有的源/漏区形成区的表面形成源/漏区。与现有技术中通过注入的方式形成源/漏区相比，本发明提供的制造方法是通过扩散的方式形成源/漏区，从而可以防止鳍状结构内出现大量的晶格损伤，进而可以抑制半导体器件处于关闭状态下的漏电流。同时，通过扩散的方式形成源/漏区也可以防止沟道效应，提高所制造的半导体器件的一致性。此外，上述形成的源/漏区的结深可以由第一退火处理的处理条件决定，而不受离子注入射程的影响，便于获得超浅结，从而有利于减少两个源/漏区间的沟道漏电流。

再者，当通过本发明提供的制造方法制造CMOS器件时，因采用了肖特基源/漏区，故只需要分别在CMOS器件所包括的NMOS晶体管和PMOS晶体管的源/漏区形成区上形成掺杂有相应掺杂类型的扩散掺杂层就可以完成源/漏区的制造，从而解决了现有技术中必须至少通过四次掺杂才能够完成源/漏区的制造而导致半导体器件的制造过程较为繁琐的问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的半导体器件的制造方法流程图；

图2为本发明实施例中形成第一栅堆叠结构后沿沟道长度方向的结构剖视示意图；

图3为本发明实施例中形成第一扩散掺杂层后沿沟道长度方向的结构剖视示意图；

图4为本发明实施例中形成第一扩散掺杂材料层后沿沟道宽度方向的剖视结构示意图；

图5为本发明实施例中形成第一扩散掺杂层后沿沟道宽度方向的结构剖视示意图；

图6为本发明实施例中形成第二扩散掺杂层后沿沟道宽度方向的结构剖视示意图；

图7为本发明实施例中形成源/漏区后沿沟道长度方向的结构剖视示意图；

图8为本发明实施例中形成源/漏区后沿沟道宽度方向的结构剖视示意图；

图9为本发明实施例中去除扩散掺杂层后沿沟道长度方向的结构剖视示意图；

图10为本发明实施例中形成第一侧墙和第二侧墙后沿沟道长度方向的结构剖视示意图；

图11为本发明实施例中形成金属层后沿沟道长度方向的结构剖视示意图；

图12为本发明实施例中形成肖特基源/漏区后沿沟道长度方向的结构剖视示意图；

图13为本发明实施例中形成第二介质层后沿沟道长度方向的结构剖视示意图；

图14为本发明实施例中去除第一栅堆叠结构后沿沟道长度方向的结构剖视示意图；

图15为本发明实施例中形成第二栅堆叠结构后沿沟道长度方向的结构剖视示意图。

附图标记：11为衬底，111为第一阱区，112为第二阱区，12为鳍状结构，121为源/漏区形成区，122为沟道区，13为第一鳍状结构，14为第二鳍状结构，15为浅槽隔离，16为第一栅堆叠结构，161为第一介质层，162为牺牲栅，17为扩散掺杂层，171为第一扩散掺杂层，172为第二扩散掺杂层，18为第一扩散掺杂材料层，19为源/漏区，20为第一侧墙，21为第二侧墙，22为金属层，23为肖特基源/漏区，24为第二介质层，25为栅极形成区，26为第二栅堆叠结构，261为栅介质层，262为栅极。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在制造半导体器件的过程中，通常会通过轻掺杂漏注入工艺和源/漏区注入工艺依次在半导体器件所包括的沟道区的两端形成源/漏延伸区、以及在源/漏延伸区远离沟道区的一侧形成源/漏区。该源/漏延伸区的存在有助于减少两个源/漏区间的沟道漏电流，抑制短沟道效应。

具体的，下面以半导体器件为CMOS器件、且采用后栅工艺制造该CMOS器件为例简单介绍上述半导体器件的制造过程：在衬底上形成鳍状结构、以及在鳍状结构所具有的沟道区的外周形成牺牲栅和第一栅极侧墙。第一栅极侧墙沿牺牲栅的宽度方向位于牺牲栅的两侧。接着采用轻掺杂漏注入工艺分别在NMOS晶体管和PMOS晶体管所包括的沟道区的两端形成源/漏延伸区，并进行第一退火处理。之后，在沿牺牲栅的宽度方向在第一栅极侧墙的外侧形成第二栅极侧墙后，再采用源/漏区注入工艺分别在NMOS晶体管和PMOS晶体管所包括的源/漏延伸区远离沟道区的一侧形成源/漏区，并进行第二退火处理。最后，再依次进行源/漏接触硅化物、层间介质层、栅堆叠结构、接触孔等形成步骤，从而完成CMOS器件的制造。

由上述制造过程可知，因CMOS器件所包括的NMOS晶体管和PMOS晶体管的导电类型不同，因此为了获得CMOS器件，则需要通过两次轻掺杂漏注入工艺分别形成NMOS晶体管和PMOS晶体管所包括的源/漏延伸区，以及需要通过两次源/漏区注入工艺分别形成NMOS晶体管和PMOS晶体管所包括的源/漏区。同时，还需要通过第一退火处理和第二退火处理，这两次退火处理才能实现相应区域内杂质的激活，从而使得半导体器件的制造过程较为繁琐。此外，不管是源/漏延伸区，还是源/漏区均是通过注入工艺形成。而注入工艺的射程直接影响结深的大小，从而增大了结深调控的难度。并且，注入工艺是将所需要的掺杂材料在离子源中被离子化，离子被加速成具有规定能量的离子束后被引向鳍状结构的表面。离子束中的高能离子掺入半导体材料并且被镶嵌到半导体材料的晶格之中。然而，离子注入会损伤鳍状结构表面，形成大量的晶格损伤。这些晶格损伤的存在会在后续退火形成金属硅化物的过程中，使沉积在鳍状结构表面的金属层，沿着受损晶格进入到鳍状结构中，甚至进入到栅堆叠结构下方的沟道区内，使得沟道区导通，导致半导体器件关闭失效。

现有技术中，通常会通过高温退火处理修复上述因注入工艺导致鳍状结构产生大量的晶格损伤。但是，当将上述半导体器件作为3D IC堆叠结构的顶层器件时，为了使得底层器件不受高温退火处理的影响，则无法在较高的温度下对经注入后的鳍状结构进行修复，从而导致晶格损伤的修复程度较低，进而使得半导体器件的处于关闭状态下的漏电流较大。同时，在较低的热预算下，经过上述第一退火处理和第二退火处理后，源/漏延伸区和源/漏区内依然有大部分杂质没有被激活，从而导致半导体器件的工作性能较差。

为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。其中，在本发明实施例提供的半导体器件的制造方法中，在形成了扩散掺杂层，并对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理时，可以通过扩散的方式形成源/漏区，从而可以防止鳍状结构内出现大量的晶格损伤，进而可以抑制半导体器件处于关闭状态下的漏电流。同时，通过扩散的方式形成源/漏区也可以防止沟道效应，提高所制造的半导体器件的一致性。此外，上述形成的源/漏区的结深可以由第一退火处理的处理条件决定，而不受离子注入射程的影响，便于获得超浅结。再者，当通过本发明实施例提供的制造方法制造CMOS器件时，因采用了肖特基源/漏区，故只需要分别在CMOS器件所包括的NMOS晶体管和PMOS晶体管的源/漏区形成区上形成掺杂有相应掺杂类型的扩散掺杂层就可以完成源/漏区的制造。

如图1所示，本发明实施例提供了一种半导体器件的制造方法。该半导体器件的制造方法所制造的半导体器件可以为NMOS器件、PMOS器件或CMOS器件。下文将根据图2至图15示出的操作的剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：

首先，在衬底上形成沿第一方向延伸的鳍状结构。该鳍状结构具有源/漏区形成区和沟道区。

具体来说，从衬底的材质方面来说，上述衬底可以为硅衬底、绝缘体上硅衬底、锗硅衬底等半导体衬底。优选的，衬底为绝缘体上硅衬底。从衬底的结构方面来说，根据所制造的半导体器件的导电类型不同，衬底的结构也不同。例如：当半导体器件为NMOS器件时，衬底具有至少一个P阱区。当半导体器件为PMOS时，衬底具有至少一个N阱区。如图4至图6所示，当半导体器件为CMOS器件时，衬底11具有第一阱区111和第二阱区112。其中，第一阱区111可以为N阱区，第二阱区112为P阱区。或者，第一阱区111可以为P阱区，第二阱区112为N阱区。第一阱区111和第二阱区112的数量分别为至少一个。

对于上述鳍状结构来说，鳍状结构的规格和数量可以根据实际应用场景进行设置，此处不做具体限定。需要说明的是，在半导体器件为CMOS器件、且衬底具有第一阱区和第二阱区的情况下，上述鳍状结构可以包括第一鳍状结构和第二鳍状结构。第一鳍状结构形成在第一阱区上，第二鳍状结构形成在第二阱区上。

在一些情况下，如图4至图6所示，上述衬底11位于相邻两个鳍状结构12之间的部分上形成有浅槽隔离15。鳍状结构12暴露在浅槽隔离15外。应理解，当衬底11上形成有多个鳍状结构12时，浅槽隔离15可以用于限定相邻的有源区，有利于提高半导体器件的工作稳定性。其中，浅槽隔离15的厚度和材质可以根据实际需求进行设置，此处不做具体限定。例如：浅槽隔离15的材质可以为二氧化硅、氮化硅等绝缘材料。

在实际的应用过程中，在衬底的材质与鳍状结构的材质相同的情况下，可以通过光刻和刻蚀工艺，自上而下刻蚀衬底形成沿第一方向延伸的鳍部。其中，上述第一方向可以为平行于衬底表面的任一方向。接着可以采用化学气相沉积或物理气相沉积等工艺形成覆盖衬底和鳍部的隔离材料，并依次对隔离材料进行平坦化和回刻处理，形成浅槽隔离。鳍部暴露在浅槽隔离外的部分形成鳍状结构。而在衬底的材质与鳍状结构的材质不同的情况下，可以先采用外延等工艺在衬底上形成一层与鳍状结构材质相同的半导体材料层。接着可以采用上述方式刻蚀半导体材料层和衬底形成鳍部。并可以采用上述方式形成浅槽隔离和鳍状结构。

在一种示例中，在采用后栅工艺形成半导体器件所包括的栅堆叠结构(即下文形成的第二栅堆叠结构)的情况下，在衬底上形成沿第一方向延伸的鳍状结构后，形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层前，可以在后续欲形成第二栅堆叠结构的位置，预先形成第一栅堆叠结构。具体的，如图2所示，在鳍状结构12所具有的沟道区122的外周形成沿第二方向延伸的第一栅堆叠结构16。第一栅堆叠结构16包括第一介质层161、以及位于第一介质层161上的牺牲栅162。第二方向不同于第一方向。

示例性的，在衬底上形成有浅槽隔离的情况下，可以采用化学气相沉积或物理气相沉积等工艺形成覆盖浅槽隔离和鳍状结构的第一介质材料，并在第一介质材料上淀积用于形成牺牲栅的栅极材料。接着可以采用光刻和刻蚀工艺，依次对栅极材料和第一介质材料进行刻蚀，仅保留栅极材料和第一介质材料位于鳍状结构所具有的沟道区外周的部分，使得剩余的第一介质材料形成第一介质层，以及使得剩余的栅极材料形成牺牲栅，从而获得第一栅堆叠结构。其中，上述第一介质层和牺牲栅的厚度、材质可以根据实际应用场景设置，此处不做具体限定。例如：上述第一介质层的材质可以为氧化硅等绝缘材料。牺牲栅的材质可以为多晶硅等易于去除的材料。此外，上述第二方向可以为平行于衬底表面、且不同于第一方向的任一方向。

如图3至图6所示，形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层17。

示例性的，如前文所述，在形成扩散掺杂层前，在鳍状结构所具有的沟道区的外周形成了第一栅堆叠结构的情况下，上述形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层，可以包括：如图3和图6所示，形成覆盖在第一栅堆叠结构16和鳍状结构所具有的源/漏区形成区上的扩散掺杂层17。

具体来说，因后续形成的源/漏区是在第一退火处理过程中扩散掺杂层内的杂质扩散至源/漏区形成区的表面所形成的，故半导体器件的导电类型不同的情况下，上述扩散掺杂层的材质和结构也不同。例如：当半导体器件为NMOS器件时，上述扩散掺杂层为掺杂有N型杂质的膜层(如硼硅玻璃层)。当半导体器件为PMOS器件时，上述扩散掺杂层为掺杂有P型杂质的膜层(如磷硅玻璃层)。如图6所示，当半导体器件为CMOS器件时，上述扩散掺杂层17可以包括第一扩散掺杂层171和第二扩散掺杂层172。第一扩散掺杂层171至少覆盖在第一鳍状结构13所具有的源/漏区形成区上。第二扩散掺杂层172至少覆盖在第二鳍状结构14所具有的源/漏区形成区上。第二扩散掺杂层172内杂质的掺杂类型与第一扩散掺杂层171内杂质的掺杂类型相反。在此情况下，当上述第一阱区111为N阱区、第二阱区112为P阱区时，第一扩散掺杂层171为掺杂有P型杂质的膜层(如磷硅玻璃层)，第二扩散掺杂层172为掺杂有N型杂质的膜层(如硼硅玻璃层)。而当上述第一阱区111为P阱区、第二阱区112为N阱区时，第一扩散掺杂层171为掺杂有N型杂质的膜层(如硼硅玻璃层)，第二扩散掺杂层172为掺杂有P型杂质的膜层(如磷硅玻璃层)。此外，上述扩散掺杂层17的厚度可以根据实际需求进行设置，此处不做具体限定。再者，上述扩散掺杂层17内杂质的掺杂浓度影响后续扩散至源/漏区内杂质的浓度，进而影响基于源/漏区形成的肖特基源/漏区的肖特基势垒高度。故可以根据实际应用场景中对肖特基源/漏区的肖特基势垒高度的要求，来设置扩散掺杂层17内杂质的掺杂浓度。

示例性的，如前文所述，在半导体器件为CMOS器件，鳍状结构包括第一鳍状结构和第二鳍状结构，且扩散掺杂层包括第一扩散掺杂层和第二扩散掺杂层的情况下，上述形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层，可以包括：

如图4所示，形成至少覆盖在第一鳍状结构13所具有的源/漏区形成区121、以及第二鳍状结构14所具有的源/漏区形成区121上的第一扩散掺杂材料层18。

示例性的，可以通过化学气相沉积等工艺形成上述第一扩散掺杂材料层。该第一扩散掺杂材料层的材质和厚度可以参考前文所述的第一扩散掺杂层的材质和厚度进行设置，此处不再赘述。在形成扩散掺杂层前，在鳍状结构所具有的沟道区的外周形成了第一栅堆叠结构的情况下，该第一扩散掺杂材料层不仅覆盖在第一鳍状结构和第二鳍状结构所具有的源/漏区形成区上，还可以覆盖在第一栅堆叠结构上。

如图5所示，至少去除第一扩散掺杂材料层位于第二鳍状结构14所具有的源/漏区形成区上的部分，获得第一扩散掺杂层171。

示例性的，在第一扩散掺杂材料层仅覆盖在第一鳍状结构所具有的源/漏区形成区、以及第二鳍状结构所具有的源/漏区形成区上时，可以通过光刻和刻蚀工艺，去除第一扩散掺杂材料层位于第二鳍状结构所具有的源/漏区形成区上的部分，使得第一扩散掺杂材料层位于第一鳍状结构所具有的源/漏区形成区上的部分形成第一扩散掺杂层。而在第一扩散掺杂材料层不仅覆盖在第一鳍状结构和第二鳍状结构所具有的源/漏区形成区上，还可以覆盖在第一栅堆叠结构(该第一栅堆叠结构可以同时形成在第一鳍状结构和第二鳍状结构所具有的沟道区的外周)上时，可以采用上述方式，去除第一扩散掺杂材料层位于第二鳍状结构所具有的源/漏区形成区、以及位于部分第一栅堆叠结构的部分，获得第一扩散掺杂层。

如图6所示，形成至少覆盖在第二鳍状结构14所具有的源/漏区形成区上的第二扩散掺杂层172。

示例性的，如前文所述，在形成扩散掺杂层前，在鳍状结构所具有的沟道区的外周形成了第一栅堆叠结构的情况下，可以采用化学气相沉积等工艺形成覆盖在第一扩散掺杂层、第二鳍状结构所具有的源/漏区形成区、以及部分第一栅堆叠结构上的第二扩散掺杂材料层。接着可以采用光刻和刻蚀工艺去除第二扩散掺杂材料层位于第一扩散掺杂层上的部分，从而获得第二扩散掺杂层。具体的，第二扩散掺杂层的材质和厚度可以参考前文。

如图7和图8所示，对形成有鳍状结构和扩散掺杂层17的衬底11进行第一退火处理，以在鳍状结构所具有的源/漏区形成区121的表面形成源/漏区19。

应理解，在对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理的过程中，扩散掺杂层内的杂质会扩散至鳍状结构与扩散掺杂层相接触的部分内，从而在鳍状结构所具有的源/漏区形成区的表面形成源/漏区。并且，第一退火处理的处理温度和处理时间影响源/漏区的结深。具体的，在其他因素相同的情况下，处理温度越高、处理时间越长，源/漏区的结深越深。相反的，处理温度越低、处理时间越短，源/漏区的结深越浅。并且，第一退火处理的处理条件影响后续扩散至源/漏区内杂质的浓度，进而影响基于源/漏区形成的肖特基源/漏区的肖特基势垒高度，故可以根据实际应用场景中对源/漏区的结深、以及对肖特基源/漏区的肖特基势垒高度的要求，来设置第一退火处理的处理条件。

如图9至图11所示，去除扩散掺杂层17，并形成至少覆盖在源/漏区19上的金属层22。

示例性的，可以采用湿法腐蚀工艺，去除扩散掺杂层。具体的，湿法腐蚀工艺所使用的腐蚀液可以根据扩散掺杂层的材质进行选择。例如：当扩散材料层为硼硅玻璃层和/或磷硅玻璃层的情况下，可以使用氢氟酸去除扩散杂质层。此外，可以采用物理气相沉积等工艺形成上述金属层。金属层的材质和厚度可以根据实际应用场景设置，此处不做具体限定。例如：该金属层的材质可以为镍。

在一种示例中，在形成有第一栅堆叠结构的情况下，在去除扩散掺杂层后，形成至少覆盖在源/漏区上的金属层前，上述半导体器件的制造方法还可以包括：如图10所示，在衬底11上形成第一侧墙20和第二侧墙21。第一侧墙20和第二侧墙21沿着第一栅堆叠结构16的宽度方向分布在衬底11上，且沿着第一栅堆叠结构16的长度方向延伸。第一栅堆叠结构16位于第一侧墙20和第二侧墙21之间。

应理解，鳍状结构所具有的沟道区位于第一栅堆叠结构的下方、且该沟道区的两端与第一栅堆叠结构的两端平齐。基于此，在形成源/漏区后形成第一侧墙和第二侧墙，可以使得源/漏区与鳍状结构所具有的沟道区接触，利于减小半导体器件所包括的沟道的长度，降低半导体器件的功耗。此外，上述第一侧墙和第二侧墙在金属层形成之前形成，从而可以将金属层和第一栅堆叠结构分隔开，防止金属层在第二退火处理的过程中与第一栅堆叠结构反应，便于后续去除第一栅堆叠结构。

示例性的，可以采用化学气相沉积或物理气相沉积等工艺形成覆盖在浅槽隔离、源/漏区和第一栅堆叠结构上的侧墙材料。接着采用刻蚀工艺去除侧墙材料覆盖在浅槽隔离和源/漏区上、以及覆盖在第一栅堆叠结构顶部的部分，使得侧墙材料位于第一栅堆叠结构侧壁上的部分分别形成第一侧墙和第二侧墙。其中，第一侧墙和第二侧墙的材质可以为氮化硅等绝缘材料。第一侧墙和第二侧墙的厚度可以根据实际应用场景设置。

如图12所示，对形成有鳍状结构和金属层的衬底11进行第二退火处理，以至少使得源/漏区形成肖特基源/漏区23。

具体的，在进行第二退火处理的过程中，金属层内的金属离子至少会扩散至源/漏区内，并与源/漏区反应，形成肖特基源/漏区。例如：在鳍状结构的材质为硅的情况下，金属层与源/漏区反应会形成金属硅化物。其中，第二退火处理的处理条件可以根据实际需求进行设置，此处不做具体限定。

在一种示例中，对形成有鳍状结构和金属层的衬底进行第二退火处理后，上述半导体器件的制造方法还可以包括：

如图13所示，去除金属层，并形成覆盖在肖特基源/漏区23上的第二介质层24。该第二介质层24的顶部与第一栅堆叠结构16的顶部平齐。

示例性的，可以使用王水去除未反应的金属层。之后，可以采用物理气相沉积等工艺形成覆盖在肖特基源/漏区和第一栅堆叠结构上的第二介质材料。接着依次对第二介质材料进行平坦化和回刻处理，直至露出第一栅堆叠结构的顶部。相应的，剩余的第二介质材料形成第二介质层。该第二介质层的材质可以根据实际应用场景设置。例如：第二介质层的材质可以为二氧化硅等绝缘材料。

如图14所示，去除第一栅堆叠结构。示例性的，可以湿法腐蚀等工艺去除第一栅堆叠结构，获得栅极形成区25。

如图14和图15所示，在栅极形成区25内形成第二栅堆叠结构26。栅极形成区25为去除第一栅堆叠结构后释放的区域。

示例性的，如图15所示，上述第二栅堆叠结构26可以包括栅介质层261、以及形成在栅介质层261上的栅极262。其中，上述栅介质层261的厚度、以及栅介质层261和栅极262的材质可以根据实际需求进行设置。例如：栅介质层261的材质为绝缘材料，该绝缘材料包括高K材料。栅极262的材质为导电材料，该导电材料包括金属材料。

示例性的，在第二栅堆叠结构包括栅介质层和栅极的情况下，可以采用化学气相沉积等工艺，在栅极形成区依次形成栅介质层和栅极。

在一种示例中，上述在栅极形成区内形成第二栅堆叠结构后，半导体器件的制造方法还可以包括：对第二介质层进行图案化处理，形成贯穿第二介质层的接触孔。该接触孔的孔底与肖特基源/漏区接触。接着在接触孔内形成源/漏电极，以便于半导体器件与外电路电连接。

示例性的，可以采用光刻和刻蚀工艺，对第二介质层进行图案化处理，形成上述接触孔。接着可以采用物理气相沉积等工艺，形成覆盖在第二介质层和接触孔内的金属材料，并可以通过回刻或剥离等工艺去除金属材料位于第二介质层上的部分，获得源/漏电极。

由上述内容可以看出，本发明实施例提供的半导体器件的制造方法中，形成了至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层。接着对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理。此时，扩散掺杂层的杂质可以通过扩散的方式进入到鳍状结构与扩散掺杂层相接触的部分内，从而在鳍状结构所具有的源/漏区形成区的表面形成源/漏区。与现有技术中通过注入的方式形成源/漏区相比，本发明实施例提供的制造方法是通过扩散的方式形成源/漏区，从而可以防止鳍状结构内出现大量的晶格损伤，进而可以抑制半导体器件处于关闭状态下的漏电流。同时，通过扩散的方式形成源/漏区也可以防止沟道效应，提高所制造的半导体器件的一致性。此外，上述形成的源/漏区的结深可以由第一退火处理的处理条件决定，而不受离子注入射程的影响，便于获得超浅结，从而有利于减少两个源/漏区间的沟道漏电流。

再者，当通过本发明实施例提供的制造方法制造CMOS器件时，因采用了肖特基源/漏区，故只需要分别在CMOS器件所包括的NMOS晶体管和PMOS晶体管的源/漏区形成区上形成掺杂有相应掺杂类型的扩散掺杂层就可以完成源/漏区的制造，从而解决了现有技术中必须至少通过四次掺杂才能够完成源/漏区的制造而导致半导体器件的制造过程较为繁琐的问题。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。