结势垒肖特基二极管器件及其制作方法

技术领域

本申请涉及半导体器件技术领域，更具体的说，涉及一种结势垒肖特基二极管(Junction Barrier Schottky，简称JBS)及其制作方法。

背景技术

SiC作为近十几年来迅速发展的宽禁带半导体材料，与其它半导体材料(如Si，GaN及GaAs等)相比，SiC材料具有宽禁带、高热导率、高载流子饱和迁移率、高功率密度等优点。SiC可以热氧化生成二氧化硅，使得SiC MOSFET及肖特基二极管(Schottky barrierdiodes，简称SBD)等功率器件和电路的实现成为可能。自20世纪90年代以来，SiC MOSFET和SBD等功率器件已在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。

如图1所示，图1为一种常规SiC肖特基二极管器件的结构示意图，包括：基底1；设置在基底1上的外延层2；外延层2背离基底1的一侧表面包括功能区以及在功能区两侧的离子注入区3；外延层2背离基底1的一侧表面具有阳极；基底1背离外延层2的一侧薄膜具有阴极。一般的，外延层2为基于N+型(N型重掺杂)的基底1形成的N型SiC外延层，离子注入区3为P+掺杂(P型重掺杂)。

常规SiC肖特基二极管器件中，离子注入区3的注入深度以及肖特基区的面积有待进一步提升。

发明内容

有鉴于此，本申请提供了一种结势垒肖特基二极管及其制作方法，方案如下：

一种结势垒肖特基二极管器件，包括：

外延片，具有外延层；所述外延层具有相对的第一表面和第二表面；所述第一表面具有功能区以及位于所述功能区两侧的沟槽区；

深沟槽，位于所述沟槽区的表面内；

第一离子注入区，位于所述深沟槽的侧壁以及底部的表面内；

肖特基区扩展结构，位于相邻两个所述深沟槽之间的功能区表面内，用于增大相邻两个所述深沟槽之间肖特基区的面积。

优选的，在上述结势垒肖特基二极管器件中，所述肖特基区扩展结构包括：位于所述功能区表面内的第二离子注入区；

其中，所述第二离子注入区的注入深度小于所述第一离子注入区的离子注入深度；所述第一离子注入区与所述第二离子注入区的掺杂类型相同，且与所述外延片的掺杂类型不同。

优选的，在上述结势垒肖特基二极管器件中，所述深沟槽为多级沟槽，所述多级沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；同一所述深沟槽中，相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度。

优选的，在上述结势垒肖特基二极管器件中，所述功能区具有单级沟槽，所述单级沟槽的深度小于所述深沟槽的深度；

其中，所述第二离子注入区位于所述单级沟槽的侧壁以及底部的表面内。

优选的，在上述结势垒肖特基二极管器件中，所述深沟槽中，与所述第一表面相邻的子沟槽为第一级子沟槽；

所述单级沟槽与所述第一级子沟槽的深度相同。

优选的，在上述结势垒肖特基二极管器件中，所述多级沟槽中，在所述第一方向上，同一所述子沟槽的宽度不变；

所述单级沟槽的宽度不变。

优选的，在上述结势垒肖特基二极管器件中，所述功能区的表面内具有第一电场缓冲注入区，所述第一电场缓冲区包围所述单级沟槽的开口，用于增大所述单级沟槽侧壁靠近开口位置第二离子注入区的厚度。

优选的，在上述结势垒肖特基二极管器件中，所述第二离子注入区为直接对所述器件区离子注入形成的无沟槽离子注入区。

优选的，在上述结势垒肖特基二极管器件中，所述沟槽区的表面内具有第二电场缓冲注入区，所述第二电场缓冲注入区包围所述深沟槽的开口，用于增大所述深沟槽侧壁靠近开口位置第一离子注入区的厚度。

优选的，在上述结势垒肖特基二极管器件中，所述肖特基区扩展结构位于相邻两个所述深沟槽的中间。

本申请还提供了一种上述结势垒肖特基二极管器件的制作方法，包括：

提供一外延片，具有外延层；所述外延层具有相对的第一表面和第二表面；所述第一表面具有功能区以及位于所述功能区两侧的沟槽区；

在所述沟槽区的表面内形成深沟槽，在相邻两个所述深沟槽之间的功能区表面内形成肖特基区扩展结构；所述肖特基区扩展结构用于增大相邻两个所述深沟槽之间肖特基区的面积；所述沟槽的侧壁以及底部具有第一离子注入区。

优选的，在上述制作方法中，所述深沟槽为多级沟槽，所述多级沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；同一所述深沟槽中，相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；

形成所述第一离子注入区的方法包括：

基于所述多级沟槽进行离子注入，在各级子沟槽的侧壁以及底部形成所述第一离子注入区。

优选的，在上述制作方法中，所述肖特基区扩展结构包括：位于所述功能区表面内的第二离子注入区；其中，所述第二离子注入区的注入深度小于所述第一离子注入区的离子注入深度；所述第一离子注入区与所述第二离子注入区的掺杂类型相同，且与所述外延片的掺杂类型不同；

形成所述肖特基区扩展结构的方法包括：

在形成所述多级沟槽与所述第一表面相邻的子沟槽的同时，在所述功能区的表面内形成单级沟槽；

在形成所述第一离子注入区的同时，形成所述第二离子注入区。

优选的，在上述制作方法中，形成所述肖特基区扩展结构的方法包括：

直接对所述器件区进行离子注入区，形成无沟槽的离子注入区作为所述肖特基区扩展结构。

通过上述描述可知，本申请技术方案提供的结势垒肖特基二极管及其制作方法中，所述结势垒肖特基二极管包括：外延片，具有外延层；所述外延层具有相对的第一表面和第二表面；所述第一表面具有功能区以及位于所述功能区两侧的沟槽区；深沟槽，位于所述沟槽区的表面内；第一离子注入区，位于所述深沟槽的侧壁以及底部的表面内；肖特基区扩展结构，位于相邻两个所述深沟槽之间的功能区表面内，用于增大相邻两个所述深沟槽之间肖特基区的面积。本申请技术方案中，通过深沟槽可以增大第一离子注入区的注入深度，通过设置在两个深沟槽之间的肖特基区扩展结构，能够增大相邻两个深沟槽之间的肖特基区的面积。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。

图1为一种常规SiC肖特基二极管器件的结构示意图；

图2为本申请实施例提供的一种JBS器件的结构示意图；

图3为本申请实施例提供的一种JBS器件中肖特基区表面电场分布图；

图4为本申请实施例提供的另一种JBS器件的结构示意图；

图5为本申请实施例提供的又一种JBS器件的结构示意图；

图6为本申请实施例提供的又一种JBS器件的结构示意图；

图7-图13为本申请实施例提供的一种JBS器件制作方法的工艺流程图；

图14为本申请实施例所述制作方法形成的JBS器件的SEM图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

目前SBD器件一般采用如图1所示JBS结构，尤其是高压SBD器件，采用周期性分布的P+型的离子注入区3来形成对相邻两个离子注入区3之间肖特基区的掩蔽和保护。对于图1所示器件结构，在器件的设计过程中存在一个折衷和矛盾：即存在器件单位面积电流密度和正向导通阻抗与器件肖特基区表面电场强度及可靠性的矛盾，肖特基区的宽度m越宽，器件的正向导通阻抗越低，但m越大，器件肖特基区表面电场越强，肖特基区的可靠性越差；击穿电压和导通电阻的优化设计是互相影响和相互矛盾的，获得高击穿电压一般就很难获得低的导通电阻，特别是平面型JBS器件，高耐压设计是由于P+型的离子注入区13的注入深度受到工艺设备的限制，很难实现1um以上结深的注入。而采用较高剂量和MeV以上高能量的离子注入设备，即使在500-600摄氏度高温下进行离子注入，仍然会造成对SiC晶格结构的损伤，在后续器件工作过程中造成载流子的缺陷俘获或晶格缺陷的继续扩展，从而导致器件长期工作的可靠性问题。

采用沟槽式SBD，通过深沟槽形成所需注入深度的离子注入区，以提高离子注入深度，如是采用较小注入剂量和较低注入能量，即可实现较大深度的离子注入区，同时可以避免SiC材料的晶格损伤。然而单一宽度沟槽的SBD结构在沟槽深度与器件正向导通阻抗之间需要折中考虑，而在沟槽间距和沟槽间肖特基区的耐压和表面电场强度之间也需要折中考虑，这给高耐压SBD器件的设计带来矛盾。

有鉴于此，本申请实施例提出了一种新颖的JBS器件，所述JBS器件为一种新型的沟槽式SBD器件，所述JBS器件能进一步改进沟槽式SBD的性能，能够进一步提升两个深沟槽之间肖特基区的面积，同时保持较低的肖特基表面电场和较低的反向漏电流，增加器件设计的灵活性。而且，所述JBS器件能避免器件设计时单一宽度的深沟槽结构导致的器件正向导通阻抗与肖特基区耐压及表面电场可靠性之间的矛盾，进一步增强SBD器件的耐压能力的同时保持较低的正向导通阻抗；在所述第一表面，在两个深沟槽之间引入一个线宽比所述深沟槽开口面积小的肖特基区扩展结构，可以增强器件设计的灵活性和工艺容差，同时仍然保持较低的平面肖特基区表面电场和低漏电，可以增强器件的可制造性和可靠性。

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

参考图2所示，图2为本申请实施例提供的一种JBS器件的结构示意图，所述JBS器件包括：

外延片10，具有外延层101；所述外延层101具有相对的第一表面B1和第二表面B2；所述第一表面B1具有功能区A1以及位于所述功能区A1两侧的沟槽区A2；

深沟槽11，位于所述沟槽区A2的表面内；

第一离子注入区12，位于所述深沟槽11的侧壁以及底部的表面内；

肖特基区扩展结构13，位于相邻两个所述深沟槽11之间的功能区A1表面内，用于增大相邻两个所述深沟槽11之间肖特基区的面积。

其中，所述JBS器件还包括位于所述第一表面B1的第一电极14，位于所述外延片背离所述第一电极14一侧的第二电极15。所述功能区A1包括用于设置所述肖特基区扩展结构的第一区和包围所述第一区的第二区。在所述功能区A1，所述第一电极14与所述第二区之间的接触区域为肖特基区。

对于具有深沟槽11的JBS器件，当深沟槽11以及基于深沟槽11形成的第一离子注入区12的设计参数一定时，为了保证器件的可靠性和稳定性，相邻两个深沟槽11之间的肖特基区的最大面积是一定的。虽然通过增加深沟槽11的数量能够增大器件中肖特基区的面积占比，但是由于深沟槽11在第一表面B1的开口面积较大，通过增加深沟槽数量的方式，对器件中肖特基区的面积占比提升效果有限。本申请技术方案中，通过在相邻两个深沟槽11之间设置肖特基扩展结构13，所述肖特基扩展结构13在所述第一表面B1上的宽度小于所述深沟槽11在所述第一表面B1上的开口宽度，相比于设置单一线宽深沟槽11的JBS器件，能够有效提升器件中肖特基区的面积。

本申请实施例中，所述JBS器件能进一步改进沟槽式SBD的性能，能够进一步提升两个深沟槽11之间肖特基区的面积，同时保持较低的肖特基表面电场和较低的反向漏电流，增加器件设计的灵活性。而且，所述JBS器件能避免器件设计时单一宽度的深沟槽结构导致的器件正向导通阻抗与肖特基区耐压及表面电场可靠性之间的矛盾，进一步增强SBD器件的耐压能力的同时保持较低的正向导通阻抗；在所述第一表面B1，在两个深沟槽11之间引入一个线宽比所述深沟槽11开口面积小的肖特基区扩展结构13，可以增强器件设计的灵活性和工艺容差，同时仍然保持较低的平面肖特基区表面电场和低漏电，可以增强器件的可制造性和可靠性。

可选的，所述外延片10为SiC外延片，包括基底102以及位于基底102表面上的外延层101。其中，第二表面B2朝向基底102。基底102以及外延层101均为SiC材料。第二电极15位于基底102背离外延层101的一侧表面。可选的，所述外延层11可以为N-型(N型轻掺杂)的SiC外延层；所述基底102可以为N+型SiC基底。

如图2所示，所述肖特基区扩展结构13包括：位于所述功能区表面内的第二离子注入区131；其中，所述第二离子注入区131的注入深度小于所述第一离子注入区12的离子注入深度；所述第一离子注入区12与所述第二离子注入区131的掺杂类型相同，且与所述外延片的掺杂类型不同。当所述外延层11为N-型掺杂时，所述第一离子注入区12与所述第二离子注入区131均可以为P+型掺杂。

在沟槽区A2，第一离子注入区12可以基于深沟槽11实现较大深度的P+离子注入，减弱肖特基区的表面电场，从而在两个深沟槽11之间实现较大宽度的肖特基区。进一步的，通过在两个深沟槽11之间设置线宽较小的肖特基区扩展结构13，不仅可以保持对平面肖特基区保护和表面电场屏蔽的效果，还可以进一步拉大两个深沟槽11的间距，进而增大两深沟槽11之间的肖特基区面积。

所述深沟槽11内具有填充材料，所述填充材料可以为绝缘介质、多晶硅以及金属的任一种，填充金属时，采用致密性孔洞填充特性好的金属，如钛钨、钛、Mo、铝等。

如图2所示，所述深沟槽11为多级沟槽，所述多级沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽11的开口指向底部的方向；同一所述深沟槽11中，相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度。

本申请实施例中，以所述深沟槽11为双级沟槽为例进行说明，如图2所示，基于现有碳化硅外延片而言，设置双级沟槽即可满足所需深度的离子注入。显然，可以基于器件设计需求选择所述深沟槽11的级数，不局限于本申请实施例中两级沟槽结构，还可以为三级沟槽结构或是其他多级沟槽结构。

如图2所示，所述功能区A1具有单级沟槽16，所述单级沟槽16的深度小于所述深沟槽11的深度；其中，所述第二离子注入区位于所述单级沟槽的侧壁以及底部的表面内。本申请实施例中，基于较小深度的单级沟槽16形成所述第二离子注入区131，即可有效提升两深沟槽11之间肖特基区的面积。其中，所述单级沟槽16内具有填充材料，所述填充材料可以为绝缘介质、多晶硅以及金属的任一种，填充金属时，采用致密性孔洞填充特性好的金属，如钛钨、钛、Mo、铝等。

参考图3所示，图3为本申请实施例提供的一种JBS器件中肖特基区表面电场分布图，图3中，上图为常规单一多级沟槽结构的JBS器件中肖特基区表面电场分布图，下图为本申请实施例中JBS器件中中肖特基区表面电场分布图，通过图3中两图中肖特基区表面电场分布对比可知，当深沟槽11为相同多级沟槽情况下，采用本申请技术方案，能够有效提升两深沟槽11之间的肖特基区面积，且能够保持对平面肖特基区保护和表面电场屏蔽的效果，相对于图3中上图肖特基区的面积S1，采用本申请技术方案，能够将肖特基区面积提升至S2，S2相对于S1具有一倍的增幅。

可选的，所述深沟槽11中，与所述第一表面B1相邻的子沟槽为第一级子沟槽；所述单级沟槽16与所述第一级子沟槽的深度相同。这样，在形成所述深沟槽11的第一级子沟槽的同时形成所述单级沟槽16，简化制作工艺，不增加工艺步骤，降低制作成本。

当所述深沟槽11为多级沟槽时，所述多级沟槽中，在所述第一方向上，同一所述子沟槽的宽度不变；所述单级沟槽16的宽度不变。所述深沟槽11采用多级沟槽，在所述第一方向上，不同子沟槽的宽度依次降低，同一子沟槽的宽度不变，可以形成较好形貌的深沟槽11，且能够实现较大深度的沟槽结构。

当基于单级沟槽16形成第二离子注入区131时，受单级沟槽16开口宽度以及深度影响，会导致第二离子注入区131的厚度沿单级沟槽16底部指向开口的方向逐渐减小。特别是在靠近单级沟槽16开口的位置，由于第二离子注入区131的厚度最薄，在此位置会产生漏电以及电场集聚导致的漏电或击穿等问题，影响器件的可制造性和可靠性。为了解决这些问题，如图2所示，所述肖特基二极管器件中，所述功能区A1的表面内具有第一电场缓冲注入区17，所述第一电场缓冲区17包围所述单级沟槽16的开口，用于增大所述单级沟槽侧壁靠近开口位置第二离子注入区131的厚度。

同样，靠近深沟槽11开口的位置，由于第一离子注入区12的厚度最薄，在此位置会产生漏电以及电场集聚导致的漏电或击穿等问题，影响器件的可制造性和可靠性。为了解决这些问题，如图2所示，所述沟槽区的表面内具有第二电场缓冲注入区18，所述第二电场缓冲注入区包围所述深沟槽的开口，用于增大所述深沟槽侧壁靠近开口位置第一离子注入区12的厚度。

为了保证器件的可靠性和稳定性，如图2所示，本申请实施例中，设置所述肖特基区扩展结构13位于相邻两个所述深沟槽11的中间，也就是说，所述肖特基扩展结构13两侧的深沟槽11对称的设置在所述肖特基扩展结构13的两侧。

参考图4所示，图4为本申请实施例提供的另一种JBS器件的结构示意图，图4所示器件结构与图2所示器件结构中采用不同的肖特基区扩展结构13，该方式中，所述第二离子注入区131为直接对所述器件区A1离子注入形成的无沟槽离子注入区。该方式所示JBS器件同样可以通过肖特基区扩展结构13进一步提升两个深沟槽11之间肖特基区的面积，同时保持较低的肖特基表面电场和较低的反向漏电流，增加器件设计的灵活性。

参考图5所示，图5为本申请实施例提供的又一种JBS器件的结构示意图，基于图2所示方式，所述第一表面B1还包括终端区A3，所述功能区A1和所述沟槽区A2位于所述终端区A3的同一侧。所述终端区的表面内具有终端结构19，所述终端结构19包括结终端扩展(JTE)或场限环(FLR)。所述终端区A3的表面上覆盖有绝缘介质层21，所述绝缘介质层21包括氮化硅和二氧化硅。所述外延片具有切割区域20，用于不同器件之间的切割分离。

参考图6所示，图6为本申请实施例提供的又一种JBS器件的结构示意图，基于图4所示方式，所述第一表面B1还包括终端区A3，所述功能区A1和所述沟槽区A2位于所述终端区A3的同一侧。所述终端区的表面内具有终端结构19，所述终端区A3的表面上覆盖有绝缘介质层21，所述外延片具有切割区域20。

通过上述描述可知，本申请实施例所述技术方案结合深沟槽11以及与深沟槽11相连第一离子注入区12，构造出一种新颖的混合沟槽式JBS器件，能进一步改进多级沟槽二极管器件的性能，通过设置所述肖特基区扩展结构13使得两个多级深沟槽之间的间距能进一步增加，同时保持较低的肖特基表面电场和较低的反向漏电流，增加器件设计的灵活性。而且当基于单级沟槽16形成的第二离子注入区131作为所述肖特基区扩展结构13时，能避免器件设计时单一宽度的沟槽结构导致的器件正向导通阻抗与肖特基区耐压及表面电场可靠性之间的矛盾，进一步增强SBD器件的耐压能力的同时保持较低的正向导通阻抗；在两个多级深沟槽11之间引入一个线宽比多级沟槽11开口小的肖特基区扩展结构13，可以增强器件设计的灵活性和工艺容差，节省器件面积，同时仍然保持较低的平面肖特基区表面电场和低漏电，可以增强器件的可制造性和可靠性。

基于上述实施例，本申请另一实施例还提供了一种制作方法，用于制作上述实施例所述的JBS器件，所述制作方法如图7-图13所示。

参考图7-图13所示，图7-图13为本申请实施例提供的一种JBS器件制作方法的工艺流程图，所述制作方法包括：

步骤S11：如图7所示，提供一外延片10。

其中，所述外延片10具有外延层101；所述外延层101具有相对的第一表面B1和第二表面B2；所述第一表面B1具有功能区A1以及位于所述功能区A1两侧的沟槽区A2。外延片10还包括基底102，外延层101形成在基底102的表面上。第一表面B1是外延层101背离基底102一侧的表面。

步骤S12：如图8-图10所示，在所述沟槽区的表面内形成深沟槽，在相邻两个所述深沟槽之间的功能区表面内形成肖特基区扩展结构；所述肖特基区扩展结构用于增大相邻两个所述深沟槽之间肖特基区的面积；所述沟槽的侧壁以及底部具有第一离子注入区，最终形成如图2所示的JBS器件。

其中，沟槽结构可以由ICP、RIE或激光烧孔等工艺制作。

如上述，所述深沟槽11为多级沟槽，所述多级沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽11的开口指向底部的方向；同一所述深沟槽11中，相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度。所述制作方法中，形成所述第一离子注入区12的方法包括：基于所述多级沟槽进行离子注入，在各级子沟槽的侧壁以及底部形成所述第一离子注入区12。

如上述，所述肖特基区扩展结构13包括：位于所述功能区A1表面内的第二离子注入区131；其中，所述第二离子注入区131的注入深度小于所述第一离子注入区12的离子注入深度；所述第一离子注入区12与所述第二离子注入区131的掺杂类型相同，且与所述外延片10的掺杂类型不同。所述制作方法中，形成所述肖特基区扩展结构13的方法包括：在形成所述多级沟槽与所述第一表面相邻的子沟槽的同时，在所述功能区A1的表面内形成单级沟槽16；在形成所述第一离子注入区12的同时，形成所述第二离子注入区131。

其他方式中，形成所述肖特基区扩展结构13的方法包括：直接对所述器件区A1进行离子注入区，形成无沟槽的离子注入区作为所述肖特基区扩展结构13。

所述制作方法以制备图2所示JBS器件为例进行说明，所述深沟槽11为两级沟槽，基于所述功能区A1表面内的单级沟槽16形成所述第二离子注入区131作为所述肖特基区扩展结构13。

具体的，在步骤S12包括：

首先，如图8所示，形成多级沟槽的第1级子沟槽111以及单级沟槽16。第1级子沟槽111以及单级沟槽16同步刻蚀制备。可以基于第一表面B1上的掩膜层，对第一表面进行刻蚀，形成第1级子沟槽111以及单级沟槽16。其中，掩膜层可以为Si0层和多晶硅层的叠层。

对外延片进行两次或是多次光刻和刻蚀，形成两级沟槽或是大于两级的多级沟槽作为深沟槽。其中，外延片在进入工艺产线后需要制作对位标记，用于后续光刻工艺的位置对准。本申请技术方案在制作所述对位标记的同时制备第1级子沟槽111以及单级沟槽16，无需单独增加刻蚀工艺，复用对位标记的刻蚀工序制备所述第1级子沟槽111，降低了制作成本。

然后，如图9所示，形成多级沟槽的其他级子沟槽。以多级沟槽为两级沟槽为例，基于第1级子沟槽111，形成第2级子沟槽112。后续刻蚀过程中，遮挡单级沟槽16，并采用刻蚀窗口开口小于前一级子沟槽开口宽度的掩膜版，依次形成宽度逐渐降低的各级子沟槽。

对于同一深沟槽11，设定从第一表面B1指向第二表面B2的方向上各级子沟槽依次为第1级子沟槽至第n级子沟槽，n为大于1的正整数。对于相邻的两个多级沟槽，二者第i级子沟槽之间的间距为Li，i为不大于n的正整数。同一多级沟槽中，第i级子沟槽的深度为ti。如图9所示，以深沟槽11为两级沟槽为例，相邻两个第1级子沟槽的间距为L1，相邻两个第2级子沟槽的间距为L2；同一多级沟槽中，第1级子沟槽的深度为t1，第2级子沟槽的深度为t2。

再如图10所示，采用掩膜版30进行离子注入区，基于深沟槽11形成第一离子注入区12，基于单级沟槽16形成第二离子注入区131。通过光刻工艺形成所需图形结构的掩膜版30。具有第一离子注入窗口31和第二离子注入窗口32，基于第一离子注入窗口31进行离子注入形成第一离子注入区12，基于第二离子注入窗口32进行离子注入形成第二离子注入区131。在该过程中可以同步形成第一电场缓冲区17和第二电场缓冲注入区18。

进一步的，在深沟槽11和单级沟槽16中形成填充材料。可以采用CVD工艺填充SiO

进一步的，在第一表面B1形成第一电极14，在基底102的下表面形成第二电极15，第一电极作为JBS器件的阳极，第二电极15作为JBS器件的阴极。其中，第一电极14包括位于第一表面B1上的肖特基接触金属(如Ti或Mo等)以及位于肖特基金属表面上的金属电极(如Al等)。可以采用PVD等工艺形成肖特基接触金属。肖特基接触金属通过一定温度的RTA快速退火工艺与第一表面B1形成肖特基基础，RTA拖货条件为500℃，退火时间为60s-3min。

通过上述描述可知，本申请实施例中，采用多级沟槽作为深沟槽11，在外延层101的沟槽区A2中先刻蚀出从上到下宽度依次递减的第1级子沟槽至第n级子沟槽，相邻两个多级沟槽的各级子沟槽之间的宽度依次为L1、L2、…、Ln，其中，L1＜L2＜…＜Ln。然后在深沟槽11中作一定角度的P+离子注入，在整个深沟槽11的侧壁及底部注入一圈P+掺杂区域作为第一离子注入区12；同时在第一级子沟槽周边设计一定宽度的第二电场缓冲注入区18,相邻两个深沟槽中第二电场缓冲注入区18之间的间隔L0＜L1，第二电场缓冲注入区18可以和第一离子注入区12采用同一次离子注入工艺完成，也可以采用不同离子注入形成。之后，在深沟槽11中形成填充材料，填充材料可以为多晶硅或金属，填充材料与第一电极14相连，形成如图2所示的具有电压缓冲层和混合沟槽设计的多级沟槽二极管器件。

同时结合从上到下宽度依次递减的深沟槽11以及与深沟槽11相连第一离子注入区12，构造出一种新颖的混合沟槽式JBS器件，能进一步改进多级沟槽二极管器件的性能，通过设置所述肖特基区扩展结构13使得两个多级深沟槽之间的间距能进一步增加，同时保持较低的肖特基表面电场和较低的反向漏电流，增加器件设计的灵活性。

上述制作方法，以制备图2或是图5所示方式中的肖特基区扩展结构13为例进行说明。当制备如图4或是图6所示中的肖特基区扩展结构13时，制作方法如图11-图13所示：

首先，如图11所示，在沟槽区A2形成第1级子沟槽111。

然后，如图12所示，基于第1级子沟槽111，形成第2级子沟槽112。

再如图13所示，基于掩膜版进行离子注入形成第一离子注入区12和肖特基区扩展结构13。

在图11-图13所示所示方式中，无需形成单级沟槽16，其他制作工艺与上述方法相同，本申请实施例不再赘述。最终，可以形成如图4或是图6所示JBS器件。

本申请实施例所述制作方法中，终端区A3中结构以及切割区域20的工艺制作与现有工艺相同，本申请实施例所述制作方法不再赘述。

参考图14所示，图14为本申请实施例所述制作方法形成的JBS器件的SEM图，该方式以基于单级沟槽16形成的第二离子注入区131作为肖特基区扩展结构13为例进行说明。根据图14所示SEM图可知，采用本申请实施例所述制作方法形成的JBS器件，具有良好的沟槽刻蚀效果。

本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

需要说明的是，在本申请的描述中，需要理解的是，幅图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的幅图标记标识同样的结构。另外，处于理解和易于描述，幅图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。

术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。