一种半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

叉片(Forksheet，可缩写为FSH)器件是通过在栅极图案化之前在P型晶体管和N型晶体管之间引入“介电墙”的方式，以使得P型晶体管和N型晶体管的间距进一步减小，利于实现半导体器件的小型化。

但是，现有的Forksheet器件中P型晶体管和N型晶体管对沟道电流的控制能力较差，不利于提升Forksheet器件的电学性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，用于提高第一晶体管和第二晶体管对沟道电流的控制能力，利于提升Forksheet器件的电学性能。

第一方面，本发明提供了一种半导体器件。该半导体器件包括：半导体基底、第一隔离介质墙、第一晶体管和第二晶体管。

上述半导体基底包括半导体衬底、以及位于半导体衬底上的第一介质层。第一隔离介质墙形成在第一介质层上。第一晶体管形成在第一介质层上、且位于第一隔离介质墙沿宽度方向的一侧。第一晶体管包括的第一沟道区与第一隔离介质墙间隔设置、且具有至少两个第一沟道部。沿平行于第一隔离介质墙的宽度方向，至少两个第一沟道部间隔分布。每个第一沟道部均与第一介质层之间具有空隙，第一晶体管包括的第一栅堆叠结构环绕在每个第一沟道部的外周。第二晶体管形成在第一介质层上、且位于第一隔离介质墙背离第一晶体管的一侧。第二晶体管包括的第二沟道区与第一隔离介质墙间隔设置。第二晶体管与第一晶体管的导电类型相反。

与现有技术相比，本发明提供的半导体器件中，在半导体基底包括的第一介质层上形成有第一隔离介质墙。该第一隔离介质墙沿宽度方向的两侧分别形成有第一晶体管和第二晶体管，并且第一晶体管和第二晶体管的导电类型相反，因此本发明提供的半导体器件为Forksheet器件。另外，第一晶体管包括的第一沟道区与第一隔离介质墙间隔设置。并且，沿平行于第一隔离介质墙的宽度方向，第一沟道区包括的至少两个第一沟道部间隔分布。每个第一沟道部均与第一介质层之间具有空隙，此时第一沟道区包括的每个第一沟道部的顶面、底面和沿宽度方向的侧面均暴露在外，使得第一晶体管包括的第一栅堆叠结构可以环绕在每个第一沟道部的外周，从而可以解决现有Forksheet器件因P型晶体管和N型晶体管包括的沟道区均与介电墙接触而导致栅堆叠结构无法覆盖在沟道区靠近介电墙的侧壁上，提高第一晶体管包括的第一栅堆叠结构对每个第一沟道部的控制能力。同理，因第二晶体管包括的第二沟道区与第一隔离介质墙间隔设置，故第二晶体管包括的第二栅堆叠结构也能够覆盖在第二沟道部靠近第一隔离介质墙的侧壁上，从而可以提高第二栅堆叠结构对第二沟道部的控制能力，提升半导体器件的电学性能。

此外，本发明提供的半导体器件中，第一晶体管和第二晶体管均形成在第一介质层上，并且第一介质层为非导电的绝缘层，因此第一介质层的存在可以防止寄生沟道漏电，进一步提高第一栅堆叠结构和第二栅堆叠结构的栅控能力。

第二方面，本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

提供一半导体基底。半导体基底包括半导体衬底、以及位于半导体衬底上的第一介质层。

在第一介质层上形成第一隔离介质墙。

在第一介质层上形成第一晶体管和第二晶体管。第一晶体管位于第一隔离介质墙沿宽度方向的一侧。第一晶体管包括的第一沟道区与第一隔离介质墙间隔设置、且具有至少两个第一沟道部。沿平行于第一隔离介质墙的宽度方向，至少两个第一沟道部间隔分布。每个第一沟道部均与第一介质层之间具有空隙，第一晶体管包括的第一栅堆叠结构环绕在每个第一沟道部的外周。第二晶体管位于第一隔离介质墙背离第一晶体管的一侧。第二晶体管包括的第二沟道区与第一隔离介质墙间隔设置。第二晶体管与第一晶体管的导电类型相反。

与现有技术相比，本发明提供的半导体器件的制造方法的有益效果可以参考本发明提供的半导体器件的有益效果分析，此处不再赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为现有的Forksheet器件的结构纵向断面示意图；

图2为本发明实施例中形成第一鳍状结构后的第一种结构示意图；

图3为本发明实施例中形成第一鳍状结构后的第二种结构示意图；

图4为本发明实施例中形成第一半导体层和第二半导体层后的结构示意图；

图5为本发明实施例中形成第一半导体层、牺牲层和第二半导体层后的结构示意图；

图6为本发明实施例中去除第一鳍状结构后的结构示意图；

图7为本发明实施例中形成隔离介质材料后的结构示意图；

图8为本发明实施例中形成第一隔离介质墙后的结构示意图；

图9为本发明实施例中形成第一隔离介质墙、第一隔离材料和第二隔离材料后的结构示意图；

图10为本发明实施例中形成牺牲栅后的第一种结构示意图；

图11为本发明实施例中形成牺牲栅后的第二种结构示意图；

图12为本发明实施例中形成栅极侧墙后的结构示意图；

图13为本发明实施例中去除第一半导体层和第二半导体层位于第一区域和第二区域内的部分后结构示意图；

图14为本发明实施例中去除第一半导体层和第二半导体层位于第一区域和第二区域内的部分后沿第一隔离介质墙的长度方向、并在第一材料层处的结构纵向断面示意图；

图15为本发明实施例中形成第一源/漏区和第二源/漏区后的第一种结构的纵向断面示意图；

图16为本发明实施例中形成第一源/漏区和第二源/漏区后的第二种结构的纵向断面示意图；

图17为本发明实施例中形成第二介质层后的结构示意图；

图18为本发明实施例中去除牺牲栅后、并在第三区域处的第一种结构的纵向断面示意图；

图19为本发明实施例中去除牺牲栅后、并在第三区域处的第二种结构的纵向断面示意图；

图20为本发明实施例中同时去除第一半导体层和第二半导体层包括的第一材料层后的结构纵向断面示意图；

图21为本发明实施例中先选择性去除第一半导体层包括的第一材料层后的结构纵向断面示意图；

图22为本发明实施例中再选择性去除牺牲层和第二半导体层包括的第二材料层后的结构纵向断面示意图；

图23为本发明实施例中形成材料不同的第一沟道区和第二沟道区后的结构纵向断面示意图；

图24为本发明实施例中先选择性去除牺牲层和第二半导体层包括的第二材料层后的结构纵向断面示意图；

图25为本发明实施例中再选择性去除第一半导体层包括的第一材料层后的结构纵向断面示意图；

图26为本发明实施例中对第一介质层位于第一隔离介质墙靠近第一沟道区的部分进行回刻处理后的结构纵向断面示意图；

图27为本发明实施例中去除相应掩膜层后的结构纵向断面示意图；

图28为本发明实施例中对第一介质层位于第一隔离介质墙沿宽度方向两侧的部分进行回刻处理后的结构纵向断面示意图；

图29为本发明实施例中形成第一栅堆叠结构和第二栅堆叠结构后的第一种结构的纵向断面示意图；

图30为本发明实施例中形成第一栅堆叠结构和第二栅堆叠结构后的第二种结构的纵向断面示意图；

图31为本发明实施例中形成第一栅堆叠结构和第二栅堆叠结构后的结构横截面示意图；

图32为本发明实施例提供的半导体器件的制造方法流程图。

附图标记：11为半导体基底，111为半导体衬底，112为第一介质层，12为第一鳍状结构，13为第一半导体层，14为第二半导体层，15为叠层，151为第一材料层，152为第二材料层，16为牺牲层，17为隔离区域，18为隔离介质材料，181为第一隔离介质墙，182为第一隔离材料，1821为第二隔离介质墙，183为第二隔离材料，1831为第三隔离介质墙，19为第二鳍状结构，191为第一区域，192为第二区域，193为第三区域，20为牺牲栅，21为栅极侧墙，22为第一源/漏区，23为第二源/漏区，24为第二介质层，25为第一沟道区，251为第一沟道部，26为第二沟道区，261为第二沟道部，27为第一栅堆叠结构，28为第二栅堆叠结构；29为N型晶体管，30为P型晶体管，31为介电墙，32为栅堆叠结构，33为沟道区。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

随着集成电路产业的快速发展，高速、高压电路设计的需求越来越大。同时，单位面积上的晶体管数量也随着增加。其中，Forksheet器件可以缩减N型晶体管和P型晶体管的间距，其能够在保留水平堆叠纳米线/片的结构下，进一步缩减芯片的面积，因此Forksheet器件成为了下一代新结构器件的最佳选择之一。具体的，如图1所示，现有Forksheet器件是通过在栅极图案化之前在P型晶体管30和N型晶体管29之间引入“介电墙31”的方式，以使得P型晶体管30和N型晶体管29的间距进一步减小，利于半导体器件的小型化。

但是，如图1所示，现有的Forksheet器件中P型晶体管30和N型晶体管29包括的沟道区33均与介电墙31相接触，导致上述P型晶体管30和N型晶体管29包括的栅堆叠结构32并没有覆盖在沟道靠近介电墙31的侧壁上，降低了P型晶体管30和N型晶体管29对沟道电流的控制能力，不利于提升Forksheet器件的电学性能。

为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，第一晶体管包括的第一沟道区、以及第二晶体管包括的第二沟道区分别与第一隔离介质墙间隔设置，以提高第一栅堆叠结构对每个第一沟道部的控制能力、以及提高第二栅堆叠结构对第二沟道部的控制能力，提升半导体器件的电学性能。

如图29至图31所示，本发明实施例提供了一种半导体器件。该半导体器件包括：半导体基底11、第一隔离介质墙181、第一晶体管和第二晶体管。

如图29至图31所示，上述半导体基底11包括半导体衬底111、以及位于半导体衬底111上的第一介质层112。第一隔离介质墙181形成在第一介质层112上。第一晶体管形成在第一介质层112上、且位于第一隔离介质墙181沿宽度方向的一侧。第一晶体管包括的第一沟道区25与第一隔离介质墙181间隔设置、且具有至少两个第一沟道部251。沿平行于第一隔离介质墙181的宽度方向，至少两个第一沟道部251间隔分布。每个第一沟道部251均与第一介质层112之间具有空隙，第一晶体管包括的第一栅堆叠结构27环绕在每个第一沟道部251的外周。第二晶体管形成在第一介质层112上、且位于第一隔离介质墙181背离第一晶体管的一侧。第二晶体管包括的第二沟道区26与第一隔离介质墙181间隔设置。第二晶体管与第一晶体管的导电类型相反。

具体来说，上述半导体基底的具体结构和材料可以根据实际应用场景设置。例如：如图2所示，该半导体基底11可以为绝缘体上硅基底、绝缘体上锗硅基底或绝缘体上锗基底。此时，第一介质层112是位于半导体衬底111上的埋氧层。又例如：半导体基底11包括的第一介质层112为通过化学气相沉积等工艺形成在半导体衬底111上的浅槽隔离。此时，半导体衬底111可以为硅衬底、锗硅衬底和锗衬底等半导体材质的衬底。如图3所示，在半导体衬底111上形成第一鳍状结构12后，可以采用化学气相沉积和回刻等工艺在半导体衬底111暴露在第一鳍状结构12之外的部分上形成第一介质层112。该第一介质层112的厚度可以根据实际需求进行设置，此处不做具体限定。该第一介质层112的材料可以为SiN、Si

对于上述第一隔离介质墙来说，该第一隔离介质墙的形貌和规格可以根据实际应用场景设置，只要能够通过该第一隔离介质墙将导电类型相反的第一晶体管和第二晶体管隔离开均可。例如：如图29至图31所示，该第一隔离介质墙181可以为形成在第一介质层112上的鳍条状结构。该第一隔离介质墙181可以为线性隔离介质墙，也可以为波浪状隔离介质墙或弧形隔离介质墙等。该第一隔离介质墙181的材料可以为SiN、Si

对于上述第一晶体管和第二晶体管来说，从导电类型方面来讲，第一晶体管可以为N型晶体管，此时第二晶体管为P型晶体管。或者，第一晶体管也可以为P型晶体管，此时第二晶体管为N型晶体管。

从器件类型方面来讲，如图29和图30所示，第一晶体管为环栅晶体管。第二晶体管可以为鳍式场效应晶体管，也可以为环栅晶体管。

具体的，第一晶体管包括的第一沟道区具有的第一沟道部的数量可以根据实际需求设置，此处不做具体限定。另外，第一沟道区包括的所有第一沟道部中，相邻两个第一沟道部的间距、第一沟道部与第一隔离介质墙的最小间距、以及每个第一沟道部与第一介质层的间距可以根据第一晶体管包括的第一栅堆叠结构的规格进行确定，此处不做具体限定。另外，第一沟道区包括的至少两个第一沟道部的材料可以相同。例如：第一沟道区包括的所有第一沟道部的材料可以均为硅、锗硅或锗。或者，第一沟道区包括的所有第一沟道部中，至少一个第一沟道部与其余第一沟道部的材料不同。例如：在第一沟道区包括两个第一沟道部的情况下，其中第一沟道部的材料可以为硅，另一个第一沟道部的材料可以为锗硅。

至于第一晶体管包括的第一源/漏区和第一栅堆叠结构，第一源/漏区的材料可以为硅、锗硅、锗或三五族半导体材料等半导体材料。第一栅堆叠结构包括至少形成在每个第一沟道部外周的栅介质层、以及形成在栅介质层上的栅极。该栅介质层的材料可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO

至于第二晶体管，该第二晶体管包括的第二源/漏区形成在第二沟道区沿长度方向的两侧。第二源/漏区的材料可以与第一源/漏区的材料相同，也可以不同。第二晶体管包括的第二沟道区和第二栅堆叠结构的具体结构，可以根据第二晶体管的器件类型确定。示例性的，如图29所示，在第二晶体管为鳍式场效应晶体管的情况下，第二沟道区26包括形成在第一介质层112上的至少一个第二沟道部261。并且，第二晶体管包括的第二栅堆叠结构28形成在每个第二沟道部261的顶部、以及沿宽度方向的两侧。第二沟道部261的宽度方向平行于第一隔离介质墙181的宽度方向。

或者，如图30所示，在第二晶体管为环栅晶体管的情况下，第二沟道区26包括形成在第一介质层112上方、且与第一介质层112间隔开的至少一个第二沟道部261。并且，第二晶体管包括的第二栅堆叠结构28环绕在每个第二沟道部261的外周。

其中，不管第二晶体管的器件类型为鳍式场效应晶体管，还是环栅晶体管，上述第二沟道区包括的第二沟道部的数量均可以为一个，也均可以为多个。第二沟道区包括的第二沟道部的具体数量可以根据实际应用场景设置，此处不做具体限定。示例性的，在第二沟道区包括至少两个第二沟道部的情况下，沿平行于第一隔离介质墙的宽度方向，至少两个第二沟道部间隔分布。

具体的，第二沟道区包括的所有第二沟道部中与第一隔离介质墙的最小间距，以及当第二沟道区包括多个第二沟道部时相邻两个第二沟道部的间距，可以根据第二栅堆叠结构的规格进行设置，此处不做具体限定。

另外，当第二沟道区包括多个第二沟道部时，所有第二沟道部的材料可以相同，也可以存在至少一个第二沟道部与其余的第二沟道部的材料不同。其次，如图20所示，第一沟道区25的材料可以与第二沟道区26的材料可以相同。或者，如图29和图30所示，第一沟道区25和第二沟道区26的材料也可以不同。此时，可以通过分别对第一沟道区25和第二沟道区26的材料进行调整的方式，实现对第一晶体管和第二晶体管的阈值电压进行调控、以及Forksheet器件中具有异质沟道材料的N型晶体管和P型晶体管的集成。

至于第二栅堆叠结构，其包括至少形成第二沟道区外周的栅介质层、以及形成在栅介质层上的栅极。其中，第二栅堆叠结构包括的栅介质层和栅极的材料可以分别参考前文所述的第一栅堆叠结构包括的栅介质层和栅极的材料。具体的，第二栅堆叠结构包括的栅介质层的材料可以与第一栅堆叠结构包括的栅介质层的材料相同，也可以不同。第二栅堆叠结构包括的栅极的材料可以与第一栅堆叠结构包括的栅极的材料相同，也可以不同。

由上述内容可知，如图29至图31所示，本发明实施例提供的半导体器件中，在半导体基底11包括的第一介质层112上形成有第一隔离介质墙181。该第一隔离介质墙181沿宽度方向的两侧分别形成有第一晶体管和第二晶体管，并且第一晶体管和第二晶体管的导电类型相反，因此本发明实施例提供的半导体器件为Forksheet器件。另外，第一晶体管包括的第一沟道区25与第一隔离介质墙181间隔设置。并且，沿平行于第一隔离介质墙181的宽度方向，第一沟道区25包括的至少两个第一沟道部251间隔分布。每个第一沟道部251均与第一介质层112之间具有空隙，此时第一沟道区25包括的每个第一沟道部251的顶面、底面和沿宽度方向的侧面均暴露在外，使得第一晶体管包括的第一栅堆叠结构27可以环绕在每个第一沟道部251的外周，从而可以解决现有Forksheet器件因P型晶体管和N型晶体管包括的沟道区均与介电墙接触而导致栅堆叠结构无法覆盖在沟道区靠近介电墙的侧壁上，提高第一晶体管包括的第一栅堆叠结构27对每个第一沟道部251的控制能力。同理，因第二晶体管包括的第二沟道区26与第一隔离介质墙181间隔设置，故第二晶体管包括的第二栅堆叠结构28也能够覆盖在第二沟道部261靠近第一隔离介质墙181的侧壁上，从而可以提高第二栅堆叠结构28对第二沟道部261的控制能力，提升半导体器件的电学性能。

此外，如图29至图31所示，本发明实施例提供的半导体器件中，第一晶体管和第二晶体管均形成在第一介质层112上，并且第一介质层112为非导电的绝缘层，因此第一介质层112的存在可以防止寄生沟道漏电，进一步提高第一栅堆叠结构27和第二栅堆叠结构28的栅控能力。

在一种示例中，如图29和图30所示，上述第一沟道区25的晶向可以为[110]晶向。在此情况下，因具有[110]晶向的沟道利于传输空穴，故当第一沟道区25的晶向为[110]晶向时，利于改善第一沟道区25的空穴迁移率。

当然，上述第一沟道区的晶向除了为[110]晶向之外，还可以为[100]晶向。因具有[100]晶向的沟道利于传输电子，故当第一沟道区的晶向为[100]晶向时，利于改善第一沟道区的电子迁移率。

值得注意的是，因分别具有[100]晶向和[110]晶向的沟道对电子和空穴的迁移率不同，可以根据第一晶体管的导电类型确定第一沟道区的晶向。例如：在第一晶体管为N型晶体管的情况下，第一沟道区的晶向可以为[100]晶向。又例如：在第一晶体管为P型晶体管的情况下，第一沟道区的晶向可以为[110]晶向。

在一种示例中，如图29和图30所示，第二沟道区26的晶向可以为[110]晶向。该情况下具有的有益效果可以参考前文所述的第一沟道区25的晶向为[110]晶向的有益效果分析，此处不再赘述。

另外，第二沟道区的晶向还可以为[100]晶向。第二沟道区的具体晶向可以根据第二沟道区的导电类型确定，此处不做具体限定。

在一种示例中，如图31所示，上述半导体器件还可以包括第二隔离介质墙1821。该第二隔离介质墙1821形成在第一晶体管包括的第一源/漏区22背离第一隔离介质墙181的一侧。在此情况下，如图13和图16所示，在采用源漏外延的方式形成第一晶体管包括的第一源/漏区22的情况下，用于制造该第二隔离介质墙的第一隔离材料182可以与第一隔离介质墙181共同限定第一源/漏区22的形成空间，利于使得在二者之间形成的第一源/漏区22的纵截面形状为矩形。如图15和图16所示，在其它因素相同的情况下，与菱形源/漏区相比，矩形源/漏区的纵截面积更大，因此该第二隔离介质墙的存在利于降低第一源/漏区22的电阻。其中，该第二隔离介质墙的材料可以参考前文所述的第一隔离介质墙181的材料，此处不再赘述。

在一种示例中，如图31所示，半导体器件还包括第三隔离介质墙1831。该第三隔离介质墙1831形成在第二晶体管包括的第二源/漏区23背离第一隔离介质墙181的一侧。具体的，该情况下的有益效果可以参考前文所述的第二隔离介质墙1821的有益效果分析，此处不再赘述。另外，第三隔离介质墙1831的材料也可以参考前文所述的第一隔离介质墙181的材料。

如图32所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图2至图31示出的操作的立体图或断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：

首先，提供一半导体基底。半导体基底包括半导体衬底、以及位于半导体衬底上的第一介质层。该半导体基底的具体结构和材料等信息可以参考前文，此处不再赘述。

在实际的应用过程中，在提供上述半导体基底后，并在进行后续操作前，该半导体器件的制造方法还可以包括以下步骤：

如图2和图3所示，在半导体基底11上形成第一鳍状结构12。

具体来说，该第一鳍状结构是为了形成第一隔离介质墙所预先形成的结构。后续会在去除第一鳍状结构的位置形成第一隔离介质墙，因此第一鳍状结构的形貌、以及第一鳍状结构在半导体基底上的形成位置可以根据第一隔离介质墙的形貌和形成位置进行确定。此外，该第一鳍状结构的材料可以为硅、锗硅、锗或三五族半导体材料等半导体材料，以利于后续以第一鳍状结构为种子层，并通过外延生长等方式形成第一半导体层和第二半导体层。

可以理解的是，根据半导体基底结构的不同，形成第一鳍状结构的过程也可能不同。例如：如图2所示，在半导体基底11为绝缘体上硅衬底、绝缘体上锗衬底或绝缘体上锗硅衬底等，可以采用光刻和刻蚀等工艺，直接刻蚀位于第一介质层112上的半导体层形成第一鳍状结构12。或者，也可以先在半导体基底11上形成一定厚度的半导体材料，再通过光刻和刻蚀等工艺，刻蚀位于第一介质层112上的半导体层和半导体材料，形成第一鳍状结构12。

又例如：如图3所示，在半导体基底11包括的第一介质层112为浅槽隔离的情况下，可以采用光刻和刻蚀等工艺，直接刻蚀半导体衬底111形成第一鳍状结构12。接着可以采用化学气相沉积和刻蚀等工艺，在半导体衬底111暴露在第一鳍状结构12之外的部分形成第一介质层112。或者，也可以先采用外延生长等工艺在半导体衬底111上形成半导体材料。接着采用光刻和刻蚀等工艺，至少刻蚀半导体材料，以形成第一鳍状结构12。最后再采用上述方式形成第一介质层112，从而实现在半导体基底11上形成第一鳍状结构12。

如图4所示，形成覆盖在第一鳍状结构12沿宽度方向一侧的第一半导体层13、以及形成覆盖在第一鳍状结构12沿宽度方向另一侧的第二半导体层14。沿平行于第一鳍状结构12的宽度方向，第一半导体层13包括至少两层叠层15，第二半导体层14包括至少一层叠层15。每层叠层15包括第一材料层151、以及形成在第一材料层151背离第一鳍状结构12一侧的第二材料层152。第一材料层151和第二材料层152的材料不同。

具体来说，上述第一半导体层包括的每层第二材料层是用于形成第一沟道区包括的相应第一沟道部的膜层，故第一半导体层包括的叠层的层数等于第一沟道区包括的第一沟道部的数量。第一半导体层包括的第二材料层的材料和规格等信息可以根据第一沟道区包括的每个第一沟道部的材料和规格等信息进行确定。另外，叠层包括的第一材料层的材料可以是与第二材料层的材料不同的任一种半导体材料。例如：在第二材料层的材料为Si的情况下，第一材料层的材料可以为Si

对于第二半导体层来说，当第一沟道区和第二沟道区的材料相同的情况下，第二半导体层包括的第二材料层是用于形成第二沟道区包括的相应第二沟道部的膜层，故此时第二半导体层包括的叠层的层数等于第二沟道区包括的第二沟道部的数量。第二半导体层包括的第二材料层的材料和规格等信息可以根据第二沟道区包括的每个第二沟道部的材料和规格等信息进行确定。

当第一沟道区和第二沟道区的材料不同的情况下，第二半导体层包括的第一材料层是用于形成第二沟道区包括的相应第二沟道部的膜层，故此时第二半导体层包括的叠层的层数等于第二沟道区包括的第二沟道部的数量。第二半导体层包括的第一材料层的材料和规格等信息可以根据第二沟道区包括的每个第二沟道部的材料和规格等信息进行确定。另外，在该情况下，如图5所示，在形成第一鳍状结构12后，并在形成第二半导体层14前，需要形成覆盖在第一鳍状结构12沿宽度方向另一侧的牺牲层16。后续去除该牺牲层16后可以形成第二沟道区与第一隔离介质墙的间隔，因此可以根据第二栅堆叠结构的规格确定牺牲层16的厚度。另外，该牺牲层16的材料可以是与第一材料层151的材料不同的任一种半导体材料。牺牲层16的材料可以与第二材料层152的材料相同，也可以不同。

在实际的应用过程中，第一半导体层和第二半导体层可以同时形成。例如：可以先采用外延生长等工艺同时形成用于制造上述第一半导体层和第二半导体层的第一半导体材料层和第二半导体材料层。接着可以采用化学机械抛光等工艺对第一半导体材料层和第二半导体材料层进行平坦化处理，使得第一鳍状结构的顶部露出。相应的，第一半导体材料层的剩余部分形成第一半导体层，第二半导体材料层的剩余部分形成第二半导体层。

或者，第一半导体层和第二半导体层也可以在相应掩膜层的掩膜作用下在不同的操作步骤中形成。例如：可以先形成覆盖在第一鳍状结构沿宽度方向一侧的第一掩膜层。接着，以第一鳍状结构暴露在外的部分为种子层，并采用上述工艺先形成第一半导体层和第二半导体层中的一者。然后去除第一掩膜层，再形成覆盖在第一半导体层和第二半导体层中先形成的一者上的第二掩膜层。在第二掩膜层的掩膜作用下，采用上述工艺再形成第一半导体层和第二半导体层中的另一者，最后去除第二掩膜层。

如图6所示，去除第一鳍状结构，以在第一半导体层13和第二半导体层14之间获得隔离区域17。

在实际的应用过程中，可以采用干法刻蚀或湿法刻蚀等工艺，通过仅对第一鳍状结构具有刻蚀作用的刻蚀剂选择性去除第一鳍状结构，获得隔离区域。

如图8所示，在去除了第一鳍状结构后，在第一介质层112上形成第一隔离介质墙181。具体的，上述在第一介质层112上形成第一隔离介质墙181包括步骤：在隔离区域内形成第一隔离介质墙181。

在实际的应用过程中，如图7所示，可以采化学气相沉积等工艺形成至少用于制造第一隔离介质墙的隔离介质材料18。接着，如图8和图9所示，可以采用干法刻蚀或湿法刻蚀等工艺去除多余的隔离介质材料。具体的，隔离介质材料需要去除的部分可以根据所要制造的半导体器件的具体结构进行确定。

例如：如图8所示，在所要制造的半导体器件仅包括第一隔离介质墙181，并不包括第二隔离介质墙和第三隔离介质墙的情况下，需要去除隔离介质材料位于隔离区域之外的部分。此时，如图8所示，第一半导体层13、第二半导体层14和第一隔离介质墙181组成第二鳍状结构19。沿第二鳍状结构19的宽度方向，第二鳍状结构19包括第一区域191、第二区域192、以及位于第一区域191和第二区域192之间的第三区域193。

又例如：在所要制造的半导体器件仅包括第一隔离介质墙和第二隔离介质墙的情况下，需要去除隔离介质材料覆盖在第一半导体层、第二半导体层和隔离区域的顶部的部分、以及覆盖在第二半导体层背离隔离区域的侧壁上的部分。

再例如：在所要制造的半导体器件仅包括第一隔离介质墙和第三隔离介质墙的情况下，需要去除隔离介质材料覆盖在第一半导体层、第二半导体层和隔离区域的顶部的部分、以及覆盖在第一半导体层背离隔离区域的侧壁上的部分。

另例如：如图9所示，在所要制造的半导体器件包括第一隔离介质墙181、第二隔离介质墙和第三隔离介质墙的情况下，仅需要去除隔离介质材料覆盖在第一半导体层13、第二半导体层14和隔离区域的顶部的部分。此时，隔离介质材料剩余在第一半导体层13背离第一隔离介质墙181一侧的部分为第一隔离材料182。隔离介质材料剩余在第二半导体层14背离第一隔离介质墙181一侧的部分为第二隔离材料183。

如图29至图31所示，在形成了第一隔离介质墙181后，在第一介质层112上形成第一晶体管和第二晶体管。第一晶体管位于第一隔离介质墙181沿宽度方向的一侧。第一晶体管包括的第一沟道区25与第一隔离介质墙181间隔设置、且具有至少两个第一沟道部251。沿平行于第一隔离介质墙181的宽度方向，至少两个第一沟道部251间隔分布。每个第一沟道部251均与第一介质层112之间具有空隙，第一晶体管包括的第一栅堆叠结构27环绕在每个第一沟道部251的外周。第二晶体管位于第一隔离介质墙181背离第一晶体管的一侧。第二晶体管包括的第二沟道区26与第一隔离介质墙181间隔设置。第二晶体管与第一晶体管的导电类型相反。

具体的，第一晶体管和第二晶体管的导电类型、结构和材料等信息可以参考前文，此处不再赘述。另外，第一晶体管和第二晶体管的制造顺序可以根据实际需求进行设置，此处不做具体限定。例如：可以先在相应掩膜层的掩膜作用下制造第一晶体管和第二晶体管中的一者，然后再制造另一者。又例如：第一晶体管和第二晶体管也可以同时形成。

在实际的应用过程中，通常采用替代栅工艺形成第一晶体管包括的第一栅堆叠结构和第二晶体管包括的第二栅堆叠结构，以提高所制造的第一栅堆叠结构和第二栅堆叠结构的形成质量。在此情况下，在第一介质层上形成第一隔离介质墙后，在第一介质层上形成第一晶体管和第二晶体管前，如图10所示，可以采用化学气相沉积和刻蚀等工艺，先形成横跨在第二鳍状结构19包括的第三区域上的牺牲栅20。该牺牲栅20的材料可以为多晶硅等便于去除材料。

需要说明的是，如图11所示，若所制造的半导体器件还包括第二隔离介质墙和/或第三隔离介质墙，则该牺牲栅20还横跨在第一隔离材料和/或第二隔离材料对应第三区域的部分。

示例性的，如图12所示，在形成牺牲栅20后，可以采用化学气相沉积和刻蚀等工艺，形成至少位于牺牲栅20沿长度方向两侧的栅极侧墙21，以将后续形成的第一栅堆叠结构和第二栅堆叠结构与其他导电结构隔离开，提高半导体器件的电学特性。其中，上述牺牲栅20的长度方向平行于第一隔离介质墙的长度方向。该栅极侧墙21的厚度可以根据实际需求进行设置，此处不做具体限定。该栅极侧墙21的材料可以为氧化硅或氮化硅等绝缘材料。

在实际的应用过程中，在形成牺牲栅后，并在进行后续操作前，可以先对第一半导体层位于第一区域和第二区域内的部分进行处理，以形成第一晶体管包括的第一源/漏区；并对第二半导体层位于第一区域和第二区域内的部分进行处理，以形成第二晶体管包括的第二源/漏区。具体的，第一源/漏区和第二源/漏区的形成顺序和形成工艺可以根据实际需求进行设置，此处不做具体限定。例如：可以在相应掩膜层的掩膜作用下，先形成第一源/漏区，然后再形成第二源/漏区。或者，也可以在相应掩膜层的掩膜作用下，先形成第二源/漏区，然后再形成第一源/漏区。

下面将根据第一源/漏区和第二源/漏区的形成工艺的不同，将第一源/漏区和第二源/漏区的形成过程至少分为以下两种情况：

第一种：采用源漏外延方式形成第一源/漏区和第二源/漏区。在该情况下，如图13和图14所示，可以至少在牺牲栅20的掩膜作用下，采用湿法刻蚀或干法刻蚀等工艺，同时去除第一半导体层位于第一区域和第二区域内的部分、以及第二半导体层位于第一区域和第二区域内的部分。或者，也可以先去除第一半导体层和第二半导体层中的一者位于第一区域和第二区域内的部分，并在形成相应源/漏区后，再去除另一者位于第一区域和第二区域内的部分。

其中，以同时去除第一半导体层位于第一区域和第二区域内的部分、以及第二半导体层位于第一区域和第二区域内的部分，并先形成第一源/漏区为例进行说明，如图13和图14所示，在上述去除操作后，第一半导体层和第二半导体层位于第三区域193的部分的侧壁均暴露在外。此时，可采用光刻和刻蚀等工艺，形成至少覆盖在第二半导体层位于第三区域193部分的侧壁上第一掩膜层。然后在第一掩膜层的掩膜作用下，并以第一半导体层位于第三区域193的部分为种子层，采用外延生长等工艺在第一半导体层剩余部分沿长度方向的两侧形成第一源/漏区。接着，去除第一掩膜层，并形成覆盖在第一源/漏区上的第二掩膜层。然后在第二掩膜层的掩膜作用下，并以第二半导体层位于第三区域的部分为种子层，采用外延生长等工艺在第二半导体层剩余部分沿长度方向的两侧形成第二源/漏区。最后，如图15和图16所示，去除第二掩膜层。

需要说明的是，如前文所述，在形成覆盖在第一鳍状结构沿宽度方向一侧的第一半导体层后，如图9所示，形成覆盖在第一半导体层13背离第一鳍状结构一侧的第一隔离材料182。在此情况下，如图16所示，可以采用上述方式，在第一隔离材料182和第一隔离介质墙181之间、且在第一半导体层位于第三区域的两侧形成第一源/漏区22，该第一隔离材料182和第一隔离介质墙181可以共同限制第一源/漏区22的形成空间，利于形成纵截面形状为矩形的第一源/漏区22。

另外，对于第二源漏区来说，可以如图15所示，采用上述上述形成第二源/漏区23。或者，如前文所述，在形成覆盖在第一鳍状结构沿宽度方向另一侧的第二半导体层后，如图9所示，形成覆盖在第二半导体层14背离第一鳍状结构一侧的第二隔离材料183。在此情况下，如图16所示，在去除第二半导体层位于第一区域和第二区域内的部分后，可以采用上述方式，在第二隔离材料183和第一隔离介质墙181之间、且在第二半导体层位于第三区域的两侧形成第二晶体管包括的第二源/漏区23。

第二种：采用离子注入方式形成第一源/漏区和第二源/漏区。在此情况下，以先形成第一源/漏区为例进行说明，形成横跨在第二鳍状结构包括的第三区域上的牺牲栅(或牺牲栅和栅极侧墙)后，可以采用光刻和刻蚀等工艺，形成覆盖在第二半导体层位于第一区域和第二区域的部分上的第一掩膜层。接着在第一掩膜层的掩膜作用下，采用离子注入工艺，对第一半导体层位于第一区域和第二区域的部分进行处理，以形成第一源/漏区。然后去除第一掩膜层，并形成覆盖在第一源/漏区上的第二掩膜层，并在第二掩膜层的掩膜作用下，采用离子注入工艺，对第二半导体层位于第一区域和第二区域的部分进行处理，以形成第二源/漏区。最后去除第二掩膜层。

可以理解的是，也可以采用上述方式，在形成横跨在第二鳍状结构包括的第三区域上的牺牲栅后，采用离子注入工艺，先对第二半导体层位于第一区域和第二区域的部分进行处理，形成第二源/漏区后，再形成第一源/漏区。

另外，上述第一源/漏区和第二源/漏区可以均采用源漏外延方式或离子注入方式形成。也可以是第一源/漏区和第二源/漏区中的一者采用源漏外延方式形成，另一者采用离子注入方式形成。

如图17所示，可以采用化学气相沉积和化学机械抛光等工艺，形成覆盖在第一介质层112上的第二介质层24。其中，在采用替代栅工艺形成第一栅堆叠结构和第二栅堆叠结构的情况下，该第二介质层24的存在可以保护第一源/漏区和第二源/漏区不受后续去除牺牲栅20等操作的影响，提高半导体器件的良率。具体的，该第二介质层24的顶部与牺牲栅20的顶部平齐。第二介电层的材料可以是与第一介质层112的材料不同的任一种绝缘材料，以防止后续至少对第一介质层112位于第一晶体管下方的部分进行回刻处理时，第二介质层24受到影响。例如：在第一介质层112的材料为氧化硅的情况下，第二介质层24的材料可以为氮化硅。

如图18所示，可以采用湿法刻蚀或干法刻蚀等工艺，在第二介电层的掩膜作用下，去除牺牲栅。

可以理解的是，去除牺牲栅后，第一半导体层和第二半导体层位于第三区域的部分暴露在外。此时，可以根据第一沟道区和第二沟道区的材料，以及实际应用场景确定第一沟道区和第二沟道区的形成过程。

在一种示例中，在第一介质层上形成第一晶体管可以包括以下步骤：在去除牺牲栅后，如图20、图21和图25所示，选择性去除第一半导体层包括的第一材料层151位于第三区域内的部分。如图27和图28所示，对第一介质层112位于第一隔离介质墙181靠近第一半导体层的一侧的部分进行回刻处理，以使得第一半导体层包括的第二材料层形成相应第一沟道部251。如图29至图31所示，形成环绕在每个第一沟道部251外周的第一栅堆叠结构27。

在实际的应用过程中，如图20所示，在第一沟道区和第二沟道区的材料相同的情况下，可以采用湿法刻蚀或干法刻蚀等工艺，同时选择性去除第一半导体层包括的第一材料层151、以及第二半导体层包括的第一半导体层13。或者，也可以在不同的操作步骤中分别选择性去除第一半导体层包括的第一材料层151、以及第二半导体层包括的第一材料层151。

或者，如图21所示，在第一沟道区和第二沟道区的材料不同的情况下，可以在相应掩膜层的掩膜作用下，并采用上述工艺选择性去除第一半导体层包括的第一材料层。然后，如图22所示，在相应掩膜层的掩膜作用下，再选择性去除牺牲层和第二半导体层包括的第二材料层。最后，如图23所示，去除相应掩膜层。

又或者，在第一沟道区和第二沟道区的材料不同的情况下，如图24所示，可以在相应掩膜层的掩膜作用下，先选择性去除牺牲层和第二半导体层包括的第二材料层。然后，如图25所示，在相应掩膜层的掩膜作用下，再选择性去除第一半导体层包括的第一材料层。最后去除相应掩膜层。

在如前文所述的方式，至少形成了相邻第一沟道部之间的空隙、第一沟道区与第一隔离介质墙之间的空隙、以及第二沟道区与第一隔离介质墙之间的空隙后，可以根据第一晶体管和第二晶体管的器件类型确定第一栅堆叠结构和第二栅堆叠结构的形成过程。

具体的，因第一晶体管为环栅晶体管，故在形成了第一沟道区后，如图26所示，可以在相应掩膜层的掩膜作用下，采用湿法刻蚀或干法刻蚀等工艺，对第一介质层112位于第一隔离介质墙181靠近第一半导体层的一侧的部分进行回刻处理，以在第一介质层112与第一半导体层包括的第二材料层之间形成空隙，使得第一半导体层包括的第二材料层形成相应第一沟道部251。

另外，当第一晶体管为鳍式场效应晶体管时，如图20所示，在第一沟道区和第二沟道区的材料相同的情况下，在经过上述选择性去除操作后就可以使得第二半导体层包括的第二材料层形成第二沟道区。如图22和图24所示，在第一沟道区和第二沟道区的材料不同的情况下，在经过上述选择性去除操作后就可以使得第二半导体层包括的第一材料层151形成第二沟道区。

而当第一晶体管为环栅晶体管时，形成第二沟道区还包括步骤：如图28所示，对第一介质层112位于第一隔离介质墙181靠近第二半导体层的一侧的部分进行回刻处理，以在第一介质层112与第二沟道区26之间形成空隙。

需要说明的是，如前文所述，若在形成第一源/漏区和第二源/漏区之前形成了第一隔离材料，则在去除牺牲栅后，并在形成第一沟道区前；或者在形成第一沟道区后，并在形成第一栅堆叠结构前，半导体器件的制造方法还包括步骤：如图20至图31所示，采用湿法刻蚀等工艺，去除第一隔离材料暴露在第二介质层24之外的部分，使得第一隔离材料的剩余部分形成第二隔离介质墙1821。

相应的，如前文所述，若在形成第一源/漏区和第二源/漏区之前形成了第二隔离材料，则在去除牺牲栅后，并在形成第二沟道区前；或者在形成第二沟道区后，并在形成第二栅堆叠结构前，半导体器件的制造方法还包括步骤：如图20至图31所示，采用湿法刻蚀等工艺，去除第二隔离材料暴露在第二介质层24之外的部分，使得第二隔离材料的剩余部分形成第三隔离介质墙1831。

最后，如图29和图30所示，可以采用原子层沉积等工艺，形成环绕在每个第一沟道部251外周的第一栅堆叠结构27。其中，第一栅堆叠结构27的形成顺序可以是在形成第一沟道区25和第二沟道区26后再形成。或者，也可以是在相应掩膜层的掩膜作用下，形成了第一沟道区25后，但未形成第二沟道区26前形成。该第一栅堆叠结构27的材料可以参考前文。

至于第二栅堆叠结构，可以采用原子层沉积等工艺，至少在第二沟道区的外周形成第二栅堆叠结构。其中，第二栅堆叠结构的形成顺序可以是在形成第一沟道区和第二沟道区后再形成。或者，也可以是在相应掩膜层的掩膜作用下，形成了第二沟道区后，但未形成第一沟道区前形成。该第二栅堆叠结构的材料可以参考前文。

需要说明的是，可采用多种方式形成第一栅堆叠结构和第二栅堆叠结构，如何形成第一栅堆叠结构和第二栅堆叠结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。

与现有技术相比，本发明实施例提供的半导体器件的制造方法的有益效果可以参考本发明实施例提供的半导体器件的有益效果分析，此处不再赘述。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。