基于天线感应的静电放电事件侦测仪

技术领域

本发明涉及静电放电技术领域，尤其涉及一种基于天线感应的静电放电事件侦测仪。

背景技术

静电放电事件侦测仪是基于ESD电磁辐射对ESD事件进行识别和定位的仪器，是了解ESD事件的基本而有效的手段，通过对ESD电场辐射信号的精确捕捉，可以得到ESD现象的有效信息，并能够实现对ESD事件的准确定位。现有的静电放电事件侦测仪在进行静电放电监测时受环境影响会存在读数漂移等问题，很难满足静电放电高精度检测的要求。

目前，国内外生产的静电放电事件侦测仪，其检测原理虽然大致相同，但数据处理算法各有差异，导致测量结果相差较大，测试的再现性较差。仪器难以准确测量静电放电事件的放电电压。而且由于放电环境的差异，静电放电事件侦测仪存在零漂移的问题，稳定性差、测量精度较低。

发明内容

为解决上述现有技术中存在的技术问题，本发明的目的在于提供一种基于天线感应的静电放电事件侦测仪，具有成本低、频带宽、精度高、稳定性好等优点，同时消除了因为环境不同带来的读数漂移。

为实现上述发明目的，本发明提供一种基于天线感应的静电放电事件侦测仪，包括：

静电放电接收天线，用于将电场信号转换为电压信号，采用倒相线圈加载的套筒单极子天线；

信号调理模块，用于接收静电放电接收天线输出的信号，并将电压信号调理至合理的电压范围；

模数转换模块，用于将调理模块调理后的信号转换为数字信号；

FPGA控制模块，用于接收高速ADC电路输出的数字信号，并将接收到的数据进行缓存、处理；

MCU管理模块，用于管理整个系统的工作状态、功耗、实时时钟、与上位机通信、数据转移及存储、配置AD采样参数功能；

数据可视化模块，用于实现数据可视化。

根据本发明的一个方面，所述静电放电接收天线采用多层套筒结构，包括顶部加载、短路金属片、扼流套筒、辐射振子和同轴线；

所述顶部加载的介质材料为介电常数为2.1的铁氟龙；

所述静电放电接收天线的驻波比小于1.5，相对带宽达46.15％。

根据本发明的一个方面，所述扼流套筒分为底端套筒和顶端套筒，所述顶部加载分为实心部和空心部，实心部与所述顶端套筒固定连接，所述底端套筒与所述顶端套筒之间通过介质支架连接固定，所述底端套筒的底部设置有底部金属连接片，所述同轴线部分穿过所述底部金属连接片设置于所述底端套筒内，所述辐射振子设置于所述顶端套筒内比与所述顶部加载相连接，所述断路金属片设置于所述底端套筒内，

所述底端套筒包括内套筒和外套筒，所述内套筒包裹所述同轴线。

根据本发明的一个方面，所述FPGA控制模块包括数据接收模块、降速模块、负延时触发存储模块、DDR2缓存模块、数据转移模块，转换时钟配置模块，AD电路配置模块以及时钟管理模块。

根据本发明的一个方面，所述信号调理模块包括阻抗变换和信号衰减电路以及单端信号转差分信号电路组成，所述信号调理模块的阻抗变换和衰减器采用高输入阻抗、低输入电容以及高宽带的运算放大器；

所述单端信号转差分信号电路采用高速模数转换器差分驱动放大器。

根据本发明的一个方面，所述高速ADC电路根据模数转换器的采样率、量化精度、转换速度、信噪比、无杂散动态范围、功耗、通道数量确定。

根据本发明的一个方面，所述FPGA控制模块的BANK0的I/O口与所述MCU管理模块连接，所述高速ADC电路的控制线和数据总线连接到所述FPGA控制模块的BANK1和BANK2，并配置芯片与所述FPGA控制模块的BANK2的I/O连接。

根据本发明的一个方面，所述FPGA控制模块的运行时钟由外部晶振提供，外部晶振提供的时钟可通过所述FPGA控制模块内部的数字时钟管理器DCM或锁相环PLL倍频或分频产生不同频率的时钟。

根据本发明的一个方面，所述MCU管理模块的工作时钟由外部有源晶振提供，将外部有源晶振输入的时钟信号倍频到MCU总线的工作频率。

根据本发明的一个方面，所述FPGA控制模块配置有DDR2缓存电路，采用MT47H64M16HR，所述MT47H64M16HR有包括控制总线、数据总线和地址总线，所述地址总线为16根，其中包括A[12:0]和BA[2:0]，所述数据总线有16根DQ[15:0]，其他信号为控制信号，包括时钟信号CLK、片选信号CS、写使能WE#、时钟使能信号CLKEN；

所述MT47H64M16HR内部有8个物理存储模块bank，任一bank和存储的数据位宽一致，为16bit，任一bank的存储容量为64M×16bit，总存储容量为128MB；

MT47H64M16HR的工作电压为1.8V，参考电压和端接电压为0.9V。

本发明与现有技术相比，具有如下有益效果：

根据本发明的方案，基于天线感应的静电放电事件侦测仪，具有成本低、频带宽、精度高、稳定性好等优点，同时消除了因为环境不同带来的读数漂移。

根据本发明的一个方案，通过分析各种天线的特性，设计了一种具有较高的增益、质量轻、便携性好的倒相线圈加载的套筒单极子天线。

根据本发明的一个方案，通过研究静电放电信号电压差的规律，设计了一种零点漂移可调的静电放电事件侦测仪，可以根据不同的使用环境，进行零点漂移的归零。

根据本发明的一个方案，通过调研分析常用的距离测量方法TOA、TDOA、RSSI、AOA等。本专利根据硬件要求、环境条件等通过四边定位及极大似然估计，解决信号定位的问题。利用多台设备，建立多个方程可以有效的提高检测和定位的精度，利用牛顿迭代法和逐层网格搜索结合求解非线方程寻找静电放电源。

附图说明

为了更清楚地说明本发明实施方式或现有技术中的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性表示本发明实施例提供的一种基于天线感应的静电放电事件侦测仪硬件结构示意图；

图2示意性表示本发明实施例中多套筒单极子天线的整体模型；

图3示意性表示本发明实施例中多套筒单极子天线的切面结构示意图；

图4示意性表示本发明实施例中抗变换电路原理图；

图5示意性表示本发明实施例中单端信号转差分信号电路原理图；

图6示意性表示本发明实施例中FPGA控制模块及其外围芯片连接示意图；

图7示意性表示本发明实施例中FPGA控制模块主并配置模式示意图；

图8示意性表示本发明实施例中DDR2存储电路设计原理图；

图9示意性表示本发明实施例中FPGA控制模块内部功能框图。

具体实施方式

此说明书实施方式的描述应与相应的附图相结合，附图应作为完整的说明书的一部分。在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各结构的部分将以分别描述进行说明，值得注意的是，图中未示出或未通过文字进行说明的元件，为所属技术领域中的普通技术人员所知的形式。

此处实施例的描述，有关方向和方位的任何参考，均仅是为了便于描述，而不能理解为对本发明保护范围的任何限制。以下对于优选实施方式的说明会涉及到特征的组合，这些特征可能独立存在或者组合存在，本发明并不特别地限定于优选的实施方式。本发明的范围由权利要求书所界定。

如图1所示，本发明的一种基于天线感应的静电放电事件侦测仪，包括：

静电放电接收天线，用于将电场信号转换为电压信号，采用倒相线圈加载的套筒单极子天线；

信号调理模块，用于接收静电放电接收天线输出的信号，并将电压信号调理至合理的电压范围；

模数转换模块，用于将调理模块调理后的信号转换为数字信号；

FPGA控制模块，用于接收高速ADC电路输出的数字信号，并将接收到的数据进行缓存、处理；

MCU管理模块，用于管理整个系统的工作状态、功耗、实时时钟、与上位机通信、数据转移及存储、配置AD采样参数功能；

数据可视化模块，用于实现数据可视化。

在该实施例中，静电放电接收天线采用倒相线圈加载的套筒单极子天线，单极子天线用于将电场信号转换为电压信号，其主要影响因素是天线的接收特性及天线的端接负载。信号调理模块接收单极子天线输出的信号，并将电压调理至合理的电压范围供模数转换模块采集。FPGA控制模块接收高速AD转换并输出的LVDS差分信号，FPGA通过片内的存储控制器将采集的数据缓存至DDR2中，待采集完成后，FPGA再将数据通过MCU转存至高速SD卡中。MCU管理模块主要用于管理整个系统的工作状态、功耗、实时时钟、与上位机通信、数据转移及存储、配置AD采样参数等功能。

通过分析各种天线的特性，设计了一种具有较高的增益、质量轻、便携性好的倒相线圈加载的套筒单极子天线，通过研究静电放电信号电压差的规律，设计了一种零点漂移可调的静电放电事件侦测仪，可以根据不同的使用环境，进行零点漂移的归零，通过调研分析常用的距离测量方法TOA、TDOA、RSSI、AOA等。本专利根据硬件要求、环境条件等通过四边定位及极大似然估计，解决信号定位的问题。利用多台设备，建立多个方程可以有效的提高检测和定位的精度，利用牛顿迭代法和逐层网格搜索结合求解非线方程寻找静电放电源。

如图2和图3所示，在本发明的一个实施例中，优选地，所述静电放电接收天线采用多层套筒结构，包括顶部加载、短路金属片、扼流套筒、辐射振子和同轴线；

所述顶部加载的介质材料为介电常数为2.1的铁氟龙；

所述静电放电接收天线的驻波比小于1.5，相对带宽达46.15％。

在本发明的一个实施例中，优选地，所述扼流套筒分为底端套筒和顶端套筒，所述顶部加载分为实心部和空心部，实心部与所述顶端套筒固定连接，所述底端套筒与所述顶端套筒之间通过介质支架连接固定，所述底端套筒的底部设置有底部金属连接片，所述同轴线部分穿过所述底部金属连接片设置于所述底端套筒内，所述辐射振子设置于所述顶端套筒内比与所述顶部加载相连接，所述断路金属片设置于所述底端套筒内，

所述底端套筒包括内套筒和外套筒，所述内套筒包裹所述同轴线。

在该实施例中，传统的套筒单极子天线对地板的依赖程度较高，而且地板的大小会对天线的辐射特性产生严重的影响。因此，当套筒单极子天线应用于终端天线时，首先得考虑如何减小天线对地板的依赖程度以方便天线安装于终端上。采用多层套筒结构，不仅可以显著地扩展带宽，而且还可以进一步的减小天线对地板的依赖程度。因此，基于传统的套筒单极子天线，设计了一款外置多套筒单极子天线，在工作频带内，天线的VSWR基本小于1.5，相对带宽达到46.15％，很好地满足了项目带宽指标的要求，相对于传统的套筒单极子天线在该工作频带内，相对带宽只有14.63％，即静电放电接收天线具有良好的带宽特性。

在本发明的一个实施例中，优选地，所述FPGA控制模块包括数据接收模块、降速模块、负延时触发存储模块、DDR2缓存模块、数据转移模块，转换时钟配置模块，AD电路配置模块以及时钟管理模块。

本专利是在ISE14.5开发平台上对FPGA编程实现所需功能。FPGA程序主要包括数据接收模块、降速模块、负延时触发存储模块、DDR2缓存模块、数据转移模块，LMX2541配置模块，ADC08D1520配置模块以及时钟管理模块。FPGA内部功能框图如图9所示。

如图4所示，在本发明的一个实施例中，优选地，所述信号调理模块包括阻抗变换和信号衰减电路以及单端信号转差分信号电路组成，所述信号调理模块的阻抗变换和衰减器采用高输入阻抗、低输入电容以及高宽带的运算放大器；

所述单端信号转差分信号电路采用高速模数转换器差分驱动放大器。

在该实施例中，信号调理模块主要包括阻抗变换和信号衰减电路以及单端信号转差分信号电路组成，主要完成将前端天线感应输出的电压信号调理至适合高速AD电路采集的范围内。由于信号调理电路的输入端为单极子天线的输出信号，为了系统能够测量电场信号的原始波形，同时提高系统的低频响应特性，单极子天线的等效负载阻抗即高速运算放大器的输入阻抗应尽可能大。因此，所选运算放大器的高频参数决定了系统的高频特性，信号调理电路中运算放大器的输入阻抗决定了系统的低频响应特性。因此，在该模块电路的设计中，选用了高输入阻抗，低输入电容以及高宽带的运算放大器作为阻抗变换和衰减器，所选用的运算放大器为ADI公司生产的AD8000。

如图5所示，为单端转差分信号的电路，单端信号转差分信号选用专用高速模数转换器差分驱动放大器LMH6555，LMH6555内部包含三个独立运算放大器，即Vout+，Vout-和共模电压放大器。当LMH6555的输入端输入共模电压时，其不会对共模电压进行放大，仅放大差分信号。LMH6555的输出共模电压有VCM_REF输入。

在本发明的一个实施例中，优选地，所述高速ADC电路根据模数转换器的采样率、量化精度、转换速度、信噪比、无杂散动态范围、功耗、通道数量确定。

在该实施例中，由于所采集电场信号前沿最小可能达到2.5ns，综合考虑系统方案及指标后，最终选用TI公司生产的高速、低功耗模数转换器ADC08D1520。ADC08D1520需要外部提供转换时钟，外部提供的时钟即为AD的采样率。在本设计中，ADC的转换时钟由TI公司生成的LMX2541提供，LMX2541由外部100MHz有源晶振提供时钟，LMX2541输出时钟范围为160MHz-1500MHz。

在本发明的一个实施例中，优选地，所述FPGA控制模块的BANK0的I/O口与所述MCU管理模块连接，所述高速ADC电路的控制线和数据总线连接到所述FPGA控制模块的BANK1和BANK2，并配置芯片与所述FPGA控制模块的BANK2的I/O连接。

在本发明的一个实施例中，优选地，所述FPGA控制模块的运行时钟由外部晶振提供，外部晶振提供的时钟可通过所述FPGA控制模块内部的数字时钟管理器DCM或锁相环PLL倍频或分频产生不同频率的时钟。

在该实施例中，FPGA控制模块采用Xilinx公司Spartan-6系列的XC6SLX100，其片内逻辑资源丰富，并具备四个DDR控制器硬核。在该系统中，FPGA及其外围芯片连接示意图如图6所示。MCU和FPGA的BANK0的I/O口连接。而ADC的控制线和数据总线连接到FPGA的BANK1和BANK2。同时，配置芯片XCF32P与FPGA的BANK2的I/O连接。而MCB硬核在BANK3和BANK4，DDR2只能连接至BANK3和BANK4。

FPGA是一种SRAM单元存储配置数据，而SRAM是一种易失性结构，掉电后数据会丢失。因此，每次上电后，需要重新配置FPGA。FPGA的配置管脚通常有：非专用和专用配置引脚两种，专用配置管脚仅可以在对FPGA编程的时候使用，不同的FPGA配置模式引脚数不同，XC6SLX100只有两个配置模式选择引脚M[1:0]；启动配置管脚DONE；配置逻辑异步复位管脚PROGRAM_B；配置时钟管脚CCLK以及JTAG接口关键TDO、TDI、TCK和TMS。非专用配置管脚在对FPGA编程完毕之后也可以作为GPIO使用，其主要包括INIT、CS、CMPCLK、CMPMOSI、CMPMISO、BUSY、WRITE以及D[7:0]等管脚。不同的配置模式下，FPGA所使用的配置管脚也不同。

FPGA可以通过配置模式选择引脚M[1:0]选择不同的配置模式，其主要包括四种配置模式：主串配置模式、主并配置模式、从串配置模式、从并配置模式以及JTAG模式。前四种配置模式相对于下载到PROM而言，其中串行并行方式相对于配置芯片和FPGA的通信方式而言。FPGA的配置模式由M1和M0管脚的值决定。在本设计中，配置芯片选用赛灵思公司的XCF32P。配置模式采用主并配置模式(BPI)，该模式下，XCF32P的工作时钟由FPGA提供的CCLK引脚提供，在CCLK时钟周期的上升沿，XCF32P读取总线D[7:0]的值，并保存至XCF32P中。如图7所示，为单FPGA主并配置模式下，FPGA、XCF32P和JTAG接口的连接示意图。

FPGA和XCF32P自身都有JTAG接口电路，JTAG采用“菊花链”的方式，保证了JTAG的完整性。在“菊花链”连接方式下，JTAG连接器、FPGA和XCF32P的TMS和TCK管脚连接在一起，同时，JTAG的TDI到其TDO之间形成一个闭合回路。即，TDI(JTAG连接器)-TDI(FPGA)-TDO(FPGA)-TDI(XCF32P)-TDO(XCF32P)-TDO(JTAG连接器)，在这种情况下，FPGA、XCF32P以及JTAG连接器形成了一个完整的JTAG链，保证了FPGA的正确配置。

FPGA的运行时钟由外部晶振提供，外部晶振提供的时钟可通过FPGA内部的数字时钟管理器(DCM)或锁相环(PLL)倍频或分频产生不同频率的时钟，在硬件原理图设计的时候，为保证系统时钟的稳定性以及减少系统电磁干扰，通常输入相对较低频率的外部时钟，通过DCM或PLL倍频到较高时钟。在设计过程中，选用有源晶振作为FPGA的主时钟，FPGA系统设计了两个输入时钟，一个为100MHz，为主时钟，而另一个时钟为备用时钟。

在本发明的一个实施例中，优选地，所述MCU管理模块的工作时钟由外部有源晶振提供，将外部有源晶振输入的时钟信号倍频到MCU总线的工作频率。

在该实施例中，可采用Freescale公司生产的以ARM Cortex

MCU的工作时钟由外部有源晶振提供，MK60DN512片内的MCG模块，将外部有源晶振输入的时钟信号倍频到MCU总线的工作频率。K60单片机的最小系统中通常包含两个晶振，一个晶振为MCU的正常工作提供时钟。系统中，MCU工作的主时钟由50MHz有源晶振提供，而另外一个晶振非必须使用，它主要为系统的实时时钟(RTC)提供时钟源，保证系统实时时钟正常工作，该时钟频率通常为由32768Hz的无源晶振提供。

MK60DN512还自带SDHC模块，便于操作高速SD卡，MK60DN512的SDHC模块支持多种模式的存储卡。其中主要有1bit/4bit的SD卡，1bit/4bit/8bit的MMC卡，1bit/4bit/8bit的CE-ATA卡。对于SD/SDIO卡，在4位并行数据总线的模式下，高达200Mbps的数据传输速率。而对于MMC卡，在8位并行数据总线模式下，高达416Mbps的数据传输速率。

DDR2存储电路设计如图8所示，在本发明的一个实施例中，优选地，所述FPGA控制模块配置有DDR2缓存电路，采用MT47H64M16HR，所述MT47H64M16HR有包括控制总线、数据总线和地址总线，所述地址总线为16根，其中包括A[12:0]和BA[2:0]，所述数据总线有16根DQ[15:0]，其他信号为控制信号，包括时钟信号CLK、片选信号CS、写使能WE#、时钟使能信号CLKEN；

所述MT47H64M16HR内部有8个物理存储模块bank，任一bank和存储的数据位宽一致，为16bit，任一bank的存储容量为64M×16bit，总存储容量为128MB；

MT47H64M16HR的工作电压为1.8V，参考电压和端接电压为0.9V。

本发明的一种基于天线感应的静电放电事件侦测仪，包括：静电放电接收天线，用于将电场信号转换为电压信号，采用倒相线圈加载的套筒单极子天线；信号调理模块，用于接收静电放电接收天线输出的信号，并将电压信号调理至合理的电压范围；模数转换模块，用于将调理模块调理后的信号转换为数字信号；FPGA控制模块，用于接收高速ADC电路输出的数字信号，并将接收到的数据进行缓存、处理；MCU管理模块，用于管理整个系统的工作状态、功耗、实时时钟、与上位机通信、数据转移及存储、配置AD采样参数功能；数据可视化模块，用于实现数据可视化。本发明的基于天线感应的静电放电事件侦测仪，具有成本低、频带宽、精度高、稳定性好等优点，同时消除了因为环境不同带来的读数漂移。

对于本发明的方法所涉及的上述各个步骤的序号并不意味着方法执行顺序的先后，各步骤的执行顺序应以其功能和内在逻辑确定，而不应对本发明的实施方式的实施过程构成任何限定。

以上所述仅为本发明的较佳实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。