一种基于高速FPGA的工业示波器系统

技术领域

本发明涉及示波器技术领域，特别是一种基于高速FPGA的示波器系统。

背景技术

近年来，电子信息技术在移动通信，计算机科学技术、工业生产等领域的应用极大的带动了社会生产力的迅猛提升。示波器是工业领域中最为常见也最为重要的电子仪器之一，其基本功能是将自然界存在的模拟信号转换成数字信号，经过存储、分析、处理在转换为波形的方式直观的展现出来。随着电子信息技术的发展，模拟信号呈现出高度复杂化的变化趋势。传统的大型示波器虽然在信号采集与处理、波形处理、触发方式、数据存储处理等功能上有了巨大的提升，但是，由于传统示波器存在体积巨大、不易携带、成本较高、功耗较大等弊端，不适合在户外工作环境下调试，无法满足工业生产领域的需求。随着工业生产的不断发展，市场上逐渐出现了一系列小型化，便携化的新型数字示波器。

现行的工业示波器系统，作为软件和硬件的结合体，摒弃了显示功能，可以通过外部接口在计算机上实现数据的存储、显示、处理等功能，更加强调可靠性和适应性等功能。因此，在低成本与高性能的需求下，目前最适合进行高性能数据采集与复杂数字信号处理的控制器则为现场可编程门阵列(Field-Programmable Gate Array,FPGA)。其具有并行处理、速度快、低延时、设计灵活、零成本等特点，同时成本又比专业的航天级别DSP芯片低，并且配置灵活、开发周期短、可移植性高，是数据采集以及信号处理的首选，具有重大科研价值和广泛应用前景。

现有的示波器系统多采用DSP、内嵌微处理器型FPGA或DSP+FPGA结构，外围电路较为复杂。在信号转换过程中，大多数AD转换器是和微处理器链接使用，外部交互则通过单片机实现，上位机模块只具有基本的显示与简单的数据处理功能。这种方式实现方式占用CPU资源，特别对高速的AD转换基本不能控制。且单片机一般仅适用于低速数据，且具有DSP易受干扰的缺点。同时上位机的功能单一，无法满足复杂的使用需求。

现有市场上的示波器在使用时，仍然存在以下缺陷：

1、无法对A/D转换模块进行控制，占用了过多的硬件资源，减慢了响应速度，增加了功耗。

2、由于系统内部电路构成及其复杂，使得系统功耗较高。

3、显示与连接方式单一，无法实现数据的云端传送与处理，无法适应日益复杂的使用环境。

发明内容

本发明的目的在于提供一种基于高速FPGA的工业示波器系统。

实现本发明目的技术解决方案为：一种基于高速FPGA的工业示波器系统，该系统包括硬件采集模块、硬件处理模块、上位机处理模块及上位机显示交互模块；

所述硬件采集模块，通过高速ADC将两通道的模拟信号转换为数字信号，并接收硬件处理模块的控制信号；

所述硬件处理模块，控制硬件采集模块并进行相应的数据缓冲与预处理，硬件处理模块内部的UDP模块接收交互信号并产生相应的控制信号，同时将数据通过网线送入上位机处理模块；

所述上位机处理模块，对从硬件处理模块接收的数据进行处理，保证数据符合需要显示的标准，并对处理后的数据进行插值，保证数据的平滑，同时上位机处理模块内部UDP模块接收交互信号并产生相应的控制信号；

所述上位机显示交互模块，对从上位机处理模块接收的数据进行显示，通过用户交互的方式，实现页面的拉大、显示范围的缩小、检视特定数据这些功能；同时，页面端可以完成显数据实现查看与记录功能。

进一步地，所述硬件采集模块由内部寄存器及其产生的时钟进行控制，之后将转换所得的数字信号输入FIFO中。

进一步地，硬件处理模块通过从UDP模块接收的交互信号产生相应的控制信号，具体过程为：

①在UDP发射端，系统首先将待测的外部模拟信号经由寄存器及其产生时钟所控制的片外双通道A/D转换模块转换成数字信号，进行采样后输入进入FIFO；

②将FIFO中数据通过寄存器控制的移位器进行移位运算以保证数据不溢出，之后将移位后数据送入DRAM；

③通过UDP传输协议经由网口传送到上位机处理模块；

④在UDP接收端，硬件部分寄存器可接收由网口反向传输回来的数据产生对应的控制信号，通过电平控制移位器进行相应运算。

进一步地，上位机处理模块通过从UDP模块接收的交互信号产生相应的控制信号，具体为：

在UDP模块接收到硬件处理模块的数据后，将其送入数据队列进行缓冲，当数据足够时，示波器控制模块进行软件触发的判断，若触发则进行数据处理。

进一步地，上位机处理模块采用软件触发判断的作业流程具体为：

①软件触发从数据队列获取数据；

②判断波形是否满足用户操作中设定的边沿触发条件和电平触发条件；

③若满足边沿触发条件，则进行波形信号边沿的采集，在采集到边沿的同时判断此边沿前后的电平稳定情况；

④若边沿的前后电平稳定，则此次触发有效，向数据处理模块输出满足触发条件的采集波形，反之无效；

⑤若满足电平触发条件，则对数据进行判断，确保它符合根据当前状态所得的预期的电压和时间尺度，并进行增益；

⑥基于标准sinx/x对数据进行插值，补齐缺失的数据后通过双向数据管道及上下文隔离管道送入上位机显示模块；若均不满足，则不进行任何输出。

进一步地，所述的上位机交互模块采用隔离管道保护用户端，同时能根据用户操作实现波形的缩放和平移。

本发明与现有技术相比，其显著优点为：

(1)实现了对硬件采集模块中高速A/D模块的控制，增加了系统效率，降低了功耗。

(2)与传统示波器相比，以FPGA作为核心的主控芯片，其外围电路较为简单，不需要外接太多的电路就可以实现想要的功能，使用DSP资源实现相关算法，降低了系统的功耗。

(3)通过网线的连接和网络层UDP的传输，我们可以实现便捷可靠的设备接入，使远程上位机监控成为可能。给予Electron的上位机有着极强的平台兼容性，因为其类似于浏览器和网页的形式，使其可以在不同系统平台上进行部署，实现了数据的云端传送与处理，满足不同的使用需求。

附图说明

图1是系统工作示意图。

图2是硬件结构图。

图3是上位机软件流程。

图4是上位机：Election。

图5是模块相互作用过程。

具体实施方式

本发明的一种基于高速FPGA的工业示波器系统，所述系统包括硬件采集模块、硬件处理模块、上位机处理模块、上位机显示交互模块。

所述硬件采集模块，通过高速ADC将两通道的模拟信号转换为数字信号，并接收硬件处理模块的控制信号；

所述硬件处理模块，控制硬件采集模块并进行相应的数据缓冲与预处理，硬件处理模块内部的UDP模块接收交互信号并产生相应的控制信号，同时将数据通过网线送入上位机处理模块；

所述上位机处理模块，对从硬件处理模块接收的数据进行处理，保证数据符合需要显示的标准，并对处理后的数据进行插值，保证数据的平滑，同时上位机处理模块内部UDP模块接收交互信号并产生相应的控制信号；

所述上位机显示交互模块，对从上位机处理模块接收的数据进行显示，通过用户交互的方式，实现页面的拉大、显示范围的缩小、检视特定数据这些功能；同时，页面端可以完成显数据实现查看与记录功能。

进一步地，所述硬件采集模块结构具体为：采用Analog Device公司的LTCR2188A/D转换芯片，其允许工作电压范围为1.2-1.8V,具有双通道各16bitA/D转换器，可满足采样位数需求，内置两个A/D转换器通过轮流工作将模拟信号转换为16位数字信号进行输出。

进一步地，所述数据处理模块结构具体为：以FPGA为基础，采用FPGA+FIFO队列+数据移位器+DRAM的架构。FPGA产生控制ADC的时钟，通过Verilog HDL语言实现控制移位器和时钟的硬件逻辑电路，控制ADC芯片产生的数据存储，RAM就是使用FPGA的片内资源添加一个双口RAM存储器，并设定固定的存储深度来对波形进行有限的存储，当RAM中存储的数据达到一定深度后，FPGA启动数据发送模块，发送数据至上位机即波形显示模块；

进一步地，所述上位机处理模块的具体结构为：主要通过UDP模块进行数据的收发，下面将针对收发的不同模块进行介绍。对于收到的数据，主要由数据队列+软件触发+数据处理+插值模块进行处理，UDP解包后的数据，先送入数据队列进行缓冲，当数据量足够的时候就会将这一批数据送入软件触发模块进行触发检测，如果能通过触发检测，数据处理模块将会对数据的合法性(电压维度和时间维度)进行检查，最后对检查完的数据进行插值，送入上位机显示交互模块；对于发出的数据，主要是由示波器控制模块负责，示波器控制模块首先和上位机显示交互模块进行基于双向数据管道的通信，再分别对软件触发/数据处理/插值模块进行控制，如果还有涉及硬件级别的控制(比如说数据精度的变化)，则将硬件的控制数据送入UDP发送模块；

进一步地，上位机显示交互模块的结构具体为：最外层给予Electron的包装，通过上下文隔离管道实现数据处理模块和上位机UI的安全交互；显示和交互组件则是由内层的React组件负责，从上下文隔离管道送来的数据先经由图形处理模块，得出要显示的波形，再将波形数据送入数据显示模块，计算需要显示的指标，用户的交互则是由交互组件负责，交互组件将波形的拉大，缩小显示范围、时轴的方法缩小，检视特定数据等命令送入上下文隔离管道，图形处理模块和示波器控制模块再从上下文隔离管道中获取数据作对应的调整。

结合图1与图5所示，系统首先将待测的外部模拟信号经由寄存器及其产生时钟所控制的片外双通道A/D转换模块转换成数字信号，进行采样后输入进FIFO，将FIFO中数据通过寄存器控制的移位器进行移位运算以保证数据不溢出，之后将移位后数据送入DRAM，之后通过UDP传输协议经由网口传送到上位机处理模块。同时，硬件部分寄存器可接收由网口反向传输回来的数据产生对应的控制信号。上位机接收到数据后，将数据放入数据队列进行缓冲，当数据队列中有足够数据时，经由接收器控制模块进行软件触发，触发后将数据送入数据处理器。之后将数据处理器送出数据进行通过插值后，通过双向数据管道及上下文隔离管道送入上位机显示交互模块。上位机显示模块进行数据与波形的显示，其中，数据的显示分为电压最大值、电压最小值、电压峰峰值、频率值、水平分辨率、垂直分辨率。

具体地：

结合图2，硬件采集模块中，A/D模块由内部寄存器及其产生的时钟进行控制，之后将转换所得的数字信号输入FIFO中。

结合图2，硬件处理模块中，寄存器是硬件采集模块中最重要的模块，它通过从UDP模块接收的交互信号产生相应的控制信号，其中时钟与A/D芯片通过I/O进行控制，移位器则通过电平进行控制。在移位器对从FIFO接收到的数据进行运算后，将结果存入DRAM，再经由DRAM通过UDP模块从网口传输到上位机处理模块。波形存储模块负责存储波形数据和捕捉触发控制模块中设定的触发条件前后的信号波形。首先对于存储波形功能的设计，最直接的设计方法就是使用FPGA的片内资源添加一个双口RAM存储器，并设定固定的存储深度来对波形进行有限的存储，将需要进行复现的信号写进这个RAM存储器中，地址变化为0至存储深度，周而复始。

结合图3，上位机处理模块中，示波器控制模块具有控制软件触发，处理数据，插值以及传输交互数据的功能。在UDP模块接收到硬件处理模块的数据后，将其送入数据队列进行缓冲，当数据足够时，示波器控制模块进行软件触发的判断，若触发则进行数据处理。在一些调试过程中，需要设定触发条件并捕捉到满足触发条件前后的波形，因此需要对示波器进行触发控制的设计。软件触发是从数据队列获取数据，判断波形是否满足用户操作中设定的边沿触发条件(上升沿/下降沿)和电平触发条件，若满足，则向数据处理模块输出满足触发条件的采集波形。若不满足，则不进行任何输出。判断边沿触发条件需要进行波形信号边沿的采集，为避免出现亚稳态等情况而带来的错误的边沿采集，在采集到边沿的同时要判断此边沿前后的电平稳定情况。若边沿的前后电平是稳定的，则此次触发有效，反之无效。判断电平触发条件也进行电平的稳定性判断。数据处理为对数据进行判断，以确保它符合根据范围当前状态预期的电压和时间尺度，并进行增益，之后基于标准sinx/x对数据进行插值，补齐缺失的数据后通过双向数据管道及上下文隔离管道送入上位机显示模块。

结合图4，上位机显示交互模块中，首先通过上下午隔离管道保护用户端，防止其被恶意代码注入。在上下文显示模块接收到数据后将波形存储模块中存储的波形进行完整的显示，同时根据用户的相关操作对波形进行水平、垂直方向上的变换，分为波形的缩放和平移。显示波形就当有波形被采集并存储之后将波形数据从内存中读出，并将当前显示波形数据同读出的波形数据作对比:如果当前波形显示区域的像素点的纵值与读出的波形数值相等，则覆盖当前显示的波形，而如果当前波形的纵值与读出的波形数据的数值不相等，则保持当前显示的波形不变，这样对像素点的连续操作即可将波形完整的显示出来。水平方向上的缩放功能课通过交互数据控制示波器控制模块更改ADC的采样频率来实现:采样频率增加导致采样周期也增加，从而显示了更多周期的波形，这就是水平方向上波形的缩小。同理,减小采样频率就实现了水平方向上波形的放大。水平方向上的平移仅仅改变波形的位置即可；将波形处理模块中波形在内存中的地址叠加一个水平方向平移的偏移量，这样一个加减运算就完成了水平方向上的平移,这个平移信号改变的数值就是平移的长度。垂直方向上的缩放与平移也与同理，但是是基于乘除的运算，水平和垂直方向缩放信号的值由用户在上位机显示交互模块中的缩放操作来控制。至此，就完成了对波形进行水平方向和垂直方向上的缩放和平移操作。数据显示模块接收来自图形处理模块的数据以计算所需的指标，其中指标包括电压最大值、电压最小值、电压峰峰值、频率值、水平分辨率、垂直分辨率。同时这些指标也和交互组件共享，以便于交互组件给出一个绝对的控制值。

本发明提出的，基于高速FPGA的工业示波器系统工作原理为：双通道A/D转换模块将模拟信号转换为数字信号，经过采样模块采样后将数据输入进基于FPGA的数据处理模块,再经由UDP传输协议将数据送入上位机数据处理模块，在进行数据处理后将数据送入上位机显示交互模块进行图形处理与数据计算后在上位机显示出来，并通过交互模块实现页面的拉大、缩小显示范围、时轴的方法缩小、检视特定数据等功能。