碳化硅MOSFET器件及其制备方法与应用

技术领域

本发明涉及半导体器件技术领域，特别是涉及一种碳化硅MOSFET器件及其制备方法与应用。

背景技术

碳化硅MOSFET器件是新能源汽车逆变器的理想器件，其具有低导通电阻，低产热，低热阻等特点，被汽车厂商广泛接受。常见的碳化硅MOSFET有平面型与沟槽型两种结构，平面型碳化硅MOSFET结构简单，制备较为容易；沟槽型碳化硅MOSFET结构较为复杂，且制备工艺较为困难。碳化硅沟槽MOSFET最主要的问题是阻断状态下栅氧的高场强。为了保持碳化硅MOSFET器件的长期可靠性，阻断状态下栅氧的最高场强需要被限制在3MV/cm以下，而未加保护结构的碳化硅沟槽MOSFET阻断状态下栅氧场强常常达到8MV/cm以上。为了降低栅氧场强，提高器件可靠性，需要进行特殊的结构设计，使得碳化硅沟槽型器件需要更高的制造制程和制造成本。

平面型碳化硅MOSFET器件在应用和推广中存在成本较高的限制，由于JFET区电阻填充等问题，平面型碳化硅MOSFET器件元胞尺寸较大，导致器件比导通电阻较高，这意味着相同规格的平面型碳化硅MOSFET器件通常比沟槽型碳化硅MOSFET面积更大，材料成本更高；Al接触孔填充是小尺寸平面型MOSFET的另一个主要问题，碳化硅 MOSFET 器件通常为多个元胞的并联结构，在并联的器件元胞之间需要淀积电介质层来完成栅源隔离，经过光刻及刻蚀形成接触孔，再沉积金属如 AlCu 等进行填孔从而实现并联。理想的孔隙填充应具有良好的保形覆盖特性，但是在实际的填孔过程中，如图1所示，容易产生空洞和填充困难等问题，严重影响着器件的性能，尤其是器件的导通电阻和长期稳定工作时的可靠性，这一空洞现象限制了平面型MOSFET器件元胞尺寸的缩小。

发明内容

本发明提供一种碳化硅MOSFET器件及其制备方法与应用，能够减小接触孔尺寸，进而减小器件元胞尺寸，降低器件比导通电阻。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种碳化硅MOSFET器件，所述碳化硅MOSFET器件从下至上依次包括n+型掺杂衬底、n型掺杂外延层；所述n型掺杂外延层的上部从左到右依次设有第一P型掺杂阱区、p+型掺杂基区以及第二P型掺杂阱区，所述第一P型掺杂阱区包裹有第一n+型掺杂源区，所述第二P型掺杂阱区包裹有第二n+型掺杂源区，所述第一P型掺杂阱区的上方自下而上依次设有第一栅氧化层、第一多晶硅栅极以及第一层间介质层，所述第一层间介质层包裹所述第一多晶硅栅极以隔离所述第一多晶硅栅极和源电极，所述第二P型掺杂阱区的上方自下而上依次设有第二栅氧化层、第二多晶硅栅极以及第二层间介质层，所述第二层间介质层包裹所述第二多晶硅栅极以隔离所述第二多晶硅栅极和所述源电极，所述源电极的上方设有pad层，相邻的所述第一层间介质层和所述第二层间介质层之间通过刻蚀孔过刻在碳化硅上形成两个沟槽，所述沟槽由所述源电极和所述pad层填充。

根据本发明的一个实施例，所述n+型掺杂衬底的背面还设有漏电极。

根据本发明的一个实施例，所述沟槽的刻蚀深度为0.05μm ~0.5μm，宽度为0.05μm~0.3μm。

根据本发明的一个实施例，所述第一层间介质层和/或所述第二层间介质层的材料为未掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃与硼磷硅玻璃的复合材料。

根据本发明的一个实施例，所述第一层间介质层和所述第二层间介质层的厚度均为0.8μm ~1.6μm。

根据本发明的一个实施例，所述n型掺杂外延层的厚度为5μm ~60μm，掺杂浓度为1E15cm

根据本发明的一个实施例，所述源电极由金属Ni填充形成，厚度为50nm~200nm。

根据本发明的一个实施例，所述pad层由金属AlCu填充形成，厚度为3μm~5μm。

为解决上述技术问题，本发明采用的另一个技术方案是：提供一种碳化硅MOSFET器件的制备方法，包括：

步骤S1：在n+型掺杂衬底上外延生长n型掺杂外延层；

步骤S2：在所述n型掺杂外延层的上部离子注入形成p型掺杂阱区、n+型掺杂源区以及p+型掺杂基区；

步骤S3：在所述P型掺杂阱区的上方氧化生长栅氧化层，沉积多晶硅，并刻蚀所述多晶硅，形成多晶硅栅极；

步骤S4：沉积层间介质层材料以覆盖在所述多晶硅的晶片正面，并刻蚀沉积的所述层间介质层材料以及过刻碳化硅，形成层间介质层以及沟槽；

步骤S5：溅射源极金属，快速热退火形成源电极，再次溅射pad层以使金属先溅射到所述沟槽内，在所述n+型掺杂衬底的背面溅射漏极金属，退火后形成漏电极。

为解决上述技术问题，本发明采用的再一个技术方案是：提供所述的碳化硅MOSFET器件在新能源汽车逆变器中的应用。

本发明的有益效果是：在不增加器件光刻版层数目及工艺步骤的基础上，利用过刻碳化硅形成沟槽结构，使回填金属落入沟槽中，从而防止形成回填空洞，解决金属回填出现的填充空洞的问题，从而使器件具有更小的元胞尺寸，降低器件比导通电阻，进一步优化器件的性能和可靠性。

附图说明

图1是传统MOSFET金属回填过程中出现空洞的扫描电子显微镜照片。

图2是本发明一实施例的碳化硅MOSFET器件剖面结构示意图。

图3是本发明一实施例的碳化硅MOSFET器件的制备方法的流程示意图。

图4-图6是本发明实施例的碳化硅MOSFET器件的制备方法的不同步骤得到的器件结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

图2是本发明一实施例的碳化硅MOSFET器件的结构示意图，如图2所示，该实施例的碳化硅MOSFET器件100为沟槽辅助型平面碳化硅MOSFET器件，可应用于新能源汽车逆变器中。该碳化硅MOSFET器件100从下至上依次包括n+型掺杂衬底1、n型掺杂外延层2；n型掺杂外延层2的上部从左到右依次设有第一P型掺杂阱区3、p+型掺杂基区5以及第二P型掺杂阱区3’，第一P型掺杂阱区3包裹有第一n+型掺杂源区4，第二P型掺杂阱区3’包裹有第二n+型掺杂源区4’，第一P型掺杂阱区3的上方自下而上依次设有第一栅氧化层6、第一多晶硅栅极7以及第一层间介质层8，第一层间介质层8包裹第一多晶硅栅极7以隔离第一多晶硅栅极7和源电极9，第二P型掺杂阱区3’的上方自下而上依次设有第二栅氧化层6’、第二多晶硅栅极7’以及第二层间介质层8’，第二层间介质层8’包裹第二多晶硅栅极7’以隔离第二多晶硅栅极7’和源电极9，源电极9的上方设有pad层11，相邻的第一层间介质层8和第二层间介质层8’之间通过刻蚀孔过刻在碳化硅上形成两个沟槽12，沟槽12由源电极9和pad层11填充，n+型掺杂衬底1的背面还设有漏电极10。

该碳化硅MOSFET器件100能够采用更小的接触孔尺寸，进而减少器件元胞尺寸，降低器件比导通电阻，进一步优化器件的性能和可靠性。

在一种可实现的实施方式中，n+型掺杂衬底1为碳化硅n型导电衬底。

在一种可实现的实施方式中，沟槽12的刻蚀深度为0.05μm ~0.5μm，宽度为0.05μm~0.3μm。在不增加器件光刻版层数目及工艺步骤的基础上，利用过刻碳化硅形成沟槽12结构，使回填金属落入沟槽12中，从而不形成回填空洞，解决金属回填出现的填充空洞的问题，从而使器件具有更小的元胞尺寸，进一步优化器件的性能和可靠性。

在一种可实现的实施方式中，第一层间介质层8和/或第二层间介质层8’的材料为未掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃与硼磷硅玻璃的复合材料。第一层间介质层8和第二层间介质层8’的厚度相同，均为0.8μm ~1.6μm。

在一种可实现的实施方式中，n型掺杂外延层2的厚度为5μm ~60μm，掺杂浓度为1E15cm

在一种可实现的实施方式中，源电极9由金属Ni填充形成，厚度为50nm~200nm。

在一种可实现的实施方式中，pad层11由金属AlCu填充形成，厚度为3μm~5μm。

在一种可实现的实施方式中，第一P型掺杂阱区3以及第二P型掺杂阱区3’的深度相同，为0.6μm至1.5μm。p+型掺杂基区5的深度为0.6μm至2μm。

在一种可实现的实施方式中，第一栅氧化层6和第二栅氧化层6’的厚度相同，为25nm至60nm，优选为30nm至50nm。

在一种可实现的实施方式中，第一多晶硅栅极7和第二多晶硅栅极7’的厚度相同，为0.3μm至0.8μm。

在一种可实现的实施方式中，漏电极10由金属Ni填充形成，厚度为100nm。

图3是本发明一实施例的碳化硅MOSFET器件的制备方法的流程示意图。需注意的是，若有实质上相同的结果，本发明的方法并不以图3所示的流程顺序为限。如图3所示，该方法包括步骤：

步骤S1：在n+型掺杂衬底上外延生长n型掺杂外延层。

在步骤S1中，如图4所示，在外延炉中进行在n+型掺杂衬底1上外延生长n型掺杂外延层2，反应温度1650℃。n+型掺杂衬底1为碳化硅n型导电衬底。n型掺杂外延层2的厚度为5μm ~60μm，掺杂浓度为1E15cm

步骤S2：在n型掺杂外延层的上部离子注入形成p型掺杂阱区、n+型掺杂源区以及p+型掺杂基区。

在步骤S2中，p型掺杂阱区、p+型掺杂基区可使用Al离子或者B离子进行离子注入，n+型掺杂源区可使用P离子或N离子进行离子注入，注入温度500℃以上。P型掺杂阱区深度为0.6μm至1.5μm，p+型掺杂基区的深度为0.6μm至2μm。如图5所示，第一P型掺杂阱区3以及第二P型掺杂阱区3’的深度相同，为0.6μm至1.5μm。p+型掺杂基区5的深度为0.6μm至2μm。

步骤S3：在P型掺杂阱区的上方氧化生长栅氧化层，沉积多晶硅，并刻蚀多晶硅，形成多晶硅栅极。

在步骤S3中，在P型掺杂阱区的上方氧化生长栅氧化层，厚度为25nm至60nm，优选为30nm至50nm。多晶硅栅极厚度为0.3μm至0.8μm。如图6所示，第一栅氧化层6和第二栅氧化层6’的厚度相同，为25nm至60nm，优选为30nm至50nm。第一多晶硅栅极7和第二多晶硅栅极7’的厚度相同，为0.3μm至0.8μm。

步骤S4：沉积层间介质层材料以覆盖在多晶硅的晶片正面，并刻蚀沉积的层间介质层材料以及过刻碳化硅，形成层间介质层以及沟槽。

在步骤S4中，沉积层间介质层材料以覆盖在多晶硅的晶片正面，层间介质层材料选择未掺杂硅酸盐玻璃与硼磷硅玻璃的复合材料。在刻蚀过程中选择碳氟（如CF

步骤S5：溅射源极金属，快速热退火形成源电极，再次溅射pad层以使金属先溅射到沟槽内，在n+型掺杂衬底的背面溅射漏极金属，退火后形成漏电极。

在步骤S5中，源电极9由金属Ni填充形成，厚度为50nm~200nm。pad层11由金属AlCu填充形成，厚度为3μm~5μm。漏电极10由金属Ni填充形成，厚度为100nm。再次溅射pad层11时，由于金属先溅射到步骤S4所形成的沟槽12内，从而在接触孔中不会形成空洞，在器件背面溅射漏极金属，退火后形成漏电极10，如图2所示。

本发明一实施例的碳化硅MOSFET器件的制备方法通过在不增加器件光刻版层数目及工艺步骤的基础上，利用过刻碳化硅形成沟槽结构，使回填金属落入沟槽中，从而防止形成回填空洞，解决金属回填出现的填充空洞的问题，从而使器件具有更小的元胞尺寸，降低器件比导通电阻，进一步优化器件的性能和可靠性。

本发明的实施例还提供一种碳化硅MOSFET器件在新能源汽车逆变器中的应用，其能够减小接触孔尺寸，进而减小器件元胞尺寸，降低器件比导通电阻，具有低导通电阻，低产热，低热阻等特点。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。