像素电路及其驱动方法、显示基板、显示装置

本公开涉及但不限于显示技术领域，具体涉及一种像素电路及其驱动方法、显示基板、显示装置。

有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。

发明概述

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

第一方面，本公开提供了一种像素电路，设置在显示基板中，所述显示基板包括：显示阶段和非显示阶段，所述像素电路设置为在显示阶段驱动发光元件发光，且包括：第一控制子电路、第二控制子电路，第三控制子电路、第四控制子电路、发光控制子电路和驱动子电路；

所述第一控制子电路，分别与第一电源端、第二扫描信号端、第一复位信号端、第二复位信号端、第一初始信号端、第二初始信号端、第一节点、第三节点和第四节点电连接，设置为在第一复位信号端和第二扫描信号端的控制下，向第一节点提供第一初始信号端或第三节点的信号，在第二复位信号端的控制下，向第四节点提供第二初始信号端的信号；

所述第二控制子电路，分别与第一扫描信号端、第三复位信号端、第三初始信号端、数据信号端和第二节点电连接，设置为在第三复位信号端和第 一扫描信号端的控制下，向第二节点提供第三初始信号端或者数据信号端的信号；

所述第三控制子电路，分别与第三复位信号端、控制信号端和第三节点电连接，设置为在第三复位信号端的控制下，在显示阶段向第三节点提供第一信号，在非显示阶段向第三节点提供第二信号或者获取第三节点的信号；

所述驱动子电路，分别与第一节点、第二节点和第三节点电连接，设置为在第一节点和第二节点的控制下，向第三节点提供驱动电流；

所述发光控制子电路，分别与发光信号端、第一电源端、第二节点、第三节点和第四节点电连接，设置为在发光信号端的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号；

所述发光元件，分别与第四节点和第二电源端电连接；

所述第一信号的电压值小于所述第三初始信号端的信号的电压值，所述第二信号的电压值大于所述第三初始信号端的信号的电压值。

在一些可能的实现方式中，在所述显示阶段，所述第一复位信号端的信号为有效电平信号时，所述第三复位信号端的信号为有效电平信号，所述第一扫描信号端、所述第二扫描信号端和所述发光信号端的信号为无效电平信号；

所述第一扫描信号端为有效电平信号时，所述第二扫描信号端的信号为有效电平信号，所述第一复位信号端、所述第三复位信号端和所述发光信号端的信号为无效电平信号；

所述第一初始信号端、所述第二初始信号端和所述第三初始信号端的信号的电压值恒定。

在一些可能的实现方式中，在所述显示阶段，所述第二复位信号端的信号为有效电平信号的发生时间位于所述第一复位信号端的信号为有效电平信号的发生时间之前，或者，所述第二复位信号端的信号为有效电平信号的发生时间位于所述第三复位信号端的信号为有效电平信号的发生时间内，或者，所述第二复位信号端的信号为有效电平信号的发生时间位于所述第一扫描信号端的信号为有效电平信号的发生时间内，或者，所述第二复位信号端的信 号为有效电平信号的发生时间位于所述第一扫描信号端的信号为有效电平信号的发生时间之后。

在一些可能的实现方式中，当所述第二复位信号端的信号为有效电平信号的发生时间位于所述第三复位信号端的信号为有效电平信号的发生时间内时，所述第二复位信号端的信号与所述第三复位信号端的信号相同；

当所述第二复位信号端的信号为有效电平信号的发生时间位于所述第一扫描信号端的信号为有效电平信号的发生时间内时，所述第二复位信号端的信号与所述第一扫描信号端的的信号相同。

在一些可能的实现方式中，所述第一控制子电路包括：第一复位子电路、第二复位子电路、补偿子电路和存储子电路；

所述第一复位子电路，分别与第一复位信号端、第一初始信号端和第一节点电连接，设置为在第一复位信号端的控制下，向第一节点提供第一初始信号端的信号；

所述第二复位子电路，分别与第二复位信号端、第二初始信号端和第四节点电连接，设置为在第二复位信号端的控制下，向第四节点提供第二初始信号端的信号；

所述补偿子电路，分别与第一节点、第三节点和第二扫描信号端电连接，设置为在第二扫描信号端的控制下，向第一节点提供第三节点的信号；

所述存储子电路，分别与第一电源端和第一节点电连接，设置为存储第一电源端的信号和第一节点的信号的电压差。

在一些可能的实现方式中，所述第二控制子电路包括：第三复位子电路和写入子电路；

所述第三复位子电路，分别与第三复位信号端、第三初始信号端和第二节点电连接，设置为在第三复位信号端的控制下，向第二节点提供第三初始信号端的信号；

所述写入子电路，分别与第一扫描信号端、数据信号端和第二节点电连接，设置为在第一扫描信号端的控制下，向第二节点提供数据信号端的信号。

在一些可能的实现方式中，所述第一复位子电路包括：第一晶体管，所 述第二复位子电路包括：第七晶体管，所述补偿子电路包括：第二晶体管，所述存储子电路包括：电容，所述电容包括：第一极板和第二极板；

第一晶体管的控制极与第一复位信号端电连接，第一晶体管的第一极与第一初始信号端电连接，第一晶体管的第二极与第一节点电连接；

第二晶体管的控制极与第二扫描信号端电连接，第二晶体管的第一极与第一节点电连接，第二晶体管的第二极与第三节点电连接；

第七晶体管的控制极与第二复位信号端电连接，第七晶体管的第一极与第二初始信号端电连接，第七晶体管的第二极与第四节点电连接；

电容的第一极板与第一节点电连接，电容的第二极板与第一电源端电连接。

在一些可能的实现方式中，所述写入子电路包括：第四晶体管，所述第三复位子电路包括：第八晶体管；

第四晶体管的控制极与第一扫描信号端电连接，第四晶体管的第一极与数据信号端电连接，第四晶体管的第二极与第二节点电连接；

第八晶体管的控制极与第三复位信号端电连接，第八晶体管的第一极与第三初始信号端电连接，第八晶体管的第二极与第二节点电连接。

在一些可能的实现方式中，所述第三控制子电路包括：第九晶体管；

第九晶体管的控制极与第三复位信号端电连接，第九晶体管的第一极与控制信号端电连接，第九晶体管的第二极与第三节点电连接。

在一些可能的实现方式中，所述第一控制子电路包括：第一晶体管、第二晶体管、第七晶体管和电容，所述电容包括：第一极板和第二极板；所述第二控制子电路包括：第四晶体管和第八晶体管；所述第三控制子电路包括：第九晶体管，所述驱动子电路包括：第三晶体管，所述发光控制子电路包括：第五晶体管和第六晶体管；

第一晶体管的控制极与第一复位信号端电连接，第一晶体管的第一极与第一初始信号端电连接，第一晶体管的第二极与第一节点电连接；

第二晶体管的控制极与第二扫描信号端电连接，第二晶体管的第一极与第一节点电连接，第二晶体管的第二极与第三节点电连接；

第三晶体管的控制极与第一节点电连接，第三晶体管的第一极与第二节点电连接，第三晶体管的第二极与第三节点电连接；

第四晶体管的控制极与第一扫描信号端电连接，第四晶体管的第一极与数据信号端电连接，第四晶体管的第二极与第二节点电连接；

第五晶体管的控制极与发光信号端电连接，第五晶体管的第一极与第一电源端电连接，第五晶体管的第二极与第二节点电连接；

第六晶体管的控制极与发光信号端电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接；

第七晶体管的控制极与第二复位信号端电连接，第七晶体管的第一极与第二初始信号端电连接，第七晶体管的第二极与第四节点电连接；

第八晶体管的控制极与第三复位信号端电连接，第八晶体管的第一极与第三初始信号端电连接，第八晶体管的第二极与第二节点电连接；

第九晶体管的控制极与第三复位信号端电连接，第九晶体管的第一极与控制信号端电连接，第九晶体管的第二极与第三节点电连接；

电容的第一极板与第一节点电连接，电容的第二极板与第一电源端电连接。

在一些可能的实现方式中，所述第一晶体管和所述第二晶体管与所述第三晶体管至所述第九晶体管的晶体管类型相反；

所述第一晶体管和所述第二晶体管为氧化物晶体管，且为N型晶体管。

第二方面，本公开还提供了一种显示基板，包括：基底以及依次设置在所述基底上的电路结构层和发光结构层，所述发光结构层包括：发光元件，所述电路结构层包括：阵列排布的上述像素电路。

在一些可能的实现方式中，当所述第二复位信号端的信号为有效电平信号的发生时间位于所述第一复位信号端的信号为有效电平信号的发生时间之前时，第i行像素电路的第二复位信号端的信号与第i-1行像素电路的第一扫描信号端的信号相同；

当所述第二复位信号端的信号为有效电平信号的发生时间位于所述第一扫描信号端的信号为有效电平信号的发生时间之后时，第i行像素电路的第 二复位信号端的信号与第i+1行像素电路的第一扫描信号端的信号相同。

在一些可能的实现方式中，所述电路结构层还包括：沿第一方向延伸，且沿第二方向排布的多条第一复位信号线、多条第二复位信号线、多条第三复位信号线、多条第一扫描信号线、多条第二扫描信号线、多条第一初始信号线、多条第二初始信号线、多条第三初始信号线、多条发光信号线和多条控制信号线以及沿所述第二方向延伸，且沿所述第一方向排布的多条第一电源线和多条数据信号线，所述第一方向与所述第二方向相交；

所述像素电路的第一复位信号端与第一复位信号线电连接，第二复位信号端与第二复位信号线连接，第三复位信号端与第三复位信号线电连接，第一扫描信号端与第一扫描信号线电连接，第二扫描信号端与第二扫描信号线电连接，发光信号端与发光信号线电连接，第一初始信号端与第一初始信号线电连接，第二初始信号端与第二初始信号线电连接，第二初始信号端与第二初始信号线电连接，控制信号端与控制信号线电连接，第一电源端与第一电源线电连接，数据信号端与数据信号线电连接。

在一些可能的实现方式中，还包括：与控制信号线连接的第一芯片和与数据信号线连接的第二芯片；

所述第一芯片设置为在显示阶段向控制信号线提供第一信号，在非显示阶段向控制信号线提供第二信号，或获取控制信号线的信号，还设置为根据控制信号线的信号，获得第三晶体管的阈值电压，根据第三晶体管的阈值电压，生成控制信号，并将控制信号发送至所述第二芯片；

所述第二芯片根据所述控制信号，向数据信号线提供信号。

在一些可能的实现方式中，位于同一行的相邻像素电路的像素结构相对于沿第二方向延伸的虚设直线对称；

与像素电路位于同一行的相邻像素电路包括：第一相邻像素电路和第二相邻像素电路。

在一些可能的实现方式中，所述像素电路包括：第一晶体管至第九晶体管，所述第一晶体管的控制极和所述第二晶体管的控制极均包括：第一控制极和第二控制极；

所述第一复位信号线包括：异层设置，且相互连接的第一子复位信号线和第二子复位信号线，所述第一子复位信号线与第一晶体管的第一控制极同层设置，所述第二子复位信号线与第一晶体管的第二控制极同层设置；

所述第二扫描信号线包括：异层设置，且相互连接的第一子扫描信号线和第二子扫描信号线，所述第一子扫描信号线与第二晶体管的第一控制极同层设置，所述第二子扫描信号线与第二晶体管的第二控制极同层设置。

在一些可能的实现方式中，所述像素电路还包括：电容，电容包括：第一极板和第二极板，所述电路结构层包括：依次叠设在所述基底上的第一绝缘层、第一半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第二半导体层、第五绝缘层、第三导电层、第六绝缘层、第四导电层、第七绝缘层、第一平坦层和第五导电层；

所述第一半导体层包括：位于至少一个像素电路中的第三晶体管的有源层至第九晶体管的有源层；

所述第一导电层包括：第一扫描信号线、发光信号线以及位于至少一个像素电路的电容的第一极板、第三晶体管的控制极至第九晶体管的控制极；

所述第二导电层包括：第一初始信号线、第一子复位信号线、第一子扫描信号线、控制信号线以及位于至少一个像素电路中的电容的第二极板、第一晶体管的第一控制极和第二晶体管的第一控制极；

所述第二半导体层包括：位于至少一个像素电路的第一晶体管的有源层、第二晶体管的有源层和有源连接部；有源连接部设置为连接第一晶体管的有源层和第二晶体管的有源层；

所述第三导电层包括：第二子复位信号线、第二子扫描信号线、第三复位信号线和第三初始信号线以及位于至少一个像素电路中的第一晶体管的第二控制极和第二晶体管的第二控制极；

所述第四导电层包括：第二初始信号线以及位于至少一个像素电路的第一晶体管的第一极和第二极、第二晶体管的第一极和第二极、第四晶体管的第一极、第五晶体管的第一极、第六晶体管的第二极、第七晶体管的第一极和第二极、第八晶体管的第一极、第九晶体管的第一极和第一连接电极；第 一连接电极设置为连接第八晶体晶体管的控制极、第九晶体管的控制极和第三复位信号线；

所述第五导电层包括：第一电源线、数据信号线以及位于至少一个像素电路的第二连接电极，第二连接电极设置为连接第六晶体管的第二极和发光元件。

在一些可能的实现方式中，所述电路结构层还包括：位于第一绝缘层靠近基底一侧的遮光层，所述遮光层包括：阵列排布，且相互间隔设置的遮光部和遮光连接部；遮光连接部设置为连接相邻的遮光部；

所述遮光部在基底上的正投影与第三晶体管的有源层在基底上的正投影至少部分交叠。

在一些可能的实现方式中，第八晶体管的控制极和第九晶体管的控制极为一体成型结构；

像素电路所连接的第一扫描信号线和发光信号线分别位于像素电路的电容的第一极板的两侧，第八晶体管的控制极和第九晶体管的控制极的一体成型结构位于电容的第一极板和像素电路所连接的发光信号线之间。

在一些可能的实现方式中，第一晶体管的第一控制极与第一子复位信号线为一体成型结构，第二晶体管的第一控制极与第一子扫描信号线为一体成型结构；

像素电路所连接的第一初始信号线、第一子复位信号线、第一子扫描信号线沿第一方向延伸，且位于像素电路的电容的第二极板的同一侧，第一子复位信号线位于第一初始信号线靠近像素电路的电容的第二极板的一侧，第一子扫描信号线位于第一子复位信号线靠近像素电路的电容的第二极板的一侧；控制信号线位于素电路的电容的第二极板远离第一子扫描信号线的一侧；

第一扫描信号线在基底上的正投影位于第一子复位信号线在基底上的正投影与第一子扫描信号线在基底上的正投影之间；

第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影位于电容的第二极板在基底上的正投影和控制信号线在基底上的正投影之间；

控制信号线在基底上的正投影位于发光信号线在基底上的正投影与第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影之间；

像素电路的电容的第二极板与第一相邻像素电路的电容的第二极板电连接。

在一些可能的实现方式中，第一晶体管的有源层和第二晶体管的有源层分别位于有源连接部的两侧；

第一晶体管的有源层在基底上的正投影与第一初始信号线在基底上的正投影交叠；

第二晶体管的有源层在基底上的正投影与第一子扫描信号线在基底上的正投影交叠；

有源连接部在基底上的正投影与第一扫描信号线在基底上的正投影至少部分交叠。

在一些可能的实现方式中，第一晶体管的第二控制极与第二子复位信号线为一体成型结构，第二晶体管的第二控制极与第二子扫描信号线为一体成型结构；

第二子扫描信号线位于第二子复位信号线和第三复位信号线之间，第三初始信号线位于第三复位信号线远离第二子复位信号线的一侧；

第二子复位信号线在基底上的正投影与第一子复位信号线在基底上的正投影至少部分交叠，且位于第一初始信号线在基底上的正投影和第一扫描信号线在基底上的正投影之间；

第二子扫描信号线在基底上的正投影与第一子扫描信号线在基底上的正投影至少部分交叠，且位于第一扫描信号线在基底上的正投影和电容的第二极板在基底上的正投影之间；

第三复位信号线在基底上的正投影位于电容的第二极板在基底上的正投影和第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影之间；

第三初始信号线在基底上的正投影位于控制信号线在基底上的正投影远 离电容的第二极板在基底上的正投影的一侧，且与发光信号线EL、控制信号线在基底上的正投影部分交叠。

在一些可能的实现方式中，第六绝缘层开设有多个过孔图案，多个过孔图案包括：开设在第二绝缘层至第六绝缘层上的第一过孔至第七过孔、开设在第三绝缘层至第六绝缘层上的第八过孔和第九过孔、开设在第四绝缘层至第六绝缘层的第十过孔至第十二过孔、开设在第五绝缘层和第六绝缘层的第十三过孔至第十五过孔以及开设在第六绝缘层的第十六过孔和第十七过孔；

第三过孔暴露出第五晶体管的有源层，第十过孔暴露出第一初始信号线，第十一过孔暴露出电容的第二极板；沿第二方向延伸的虚拟直线经过第三过孔和第十一过孔；

像素电路的第三过孔与第一相邻像素电路的第三过孔与同一过孔；

像素电路的第十一过孔与第一相邻像素电路的第十一过孔为同一过孔；

像素电路的第十过孔与第二相邻像素电路的第十过孔与同一过孔。

在一些可能的实现方式中，像素电路的第五晶体管的第一极与第一相邻像素电路的第五晶体管的第一极为同一电极；

第二初始信号线在基底上的正投影与第一复位信号线和第一扫描信号线在基底上的正投影部分交叠；

第一晶体管的第二极和第二晶体管的第二极的一体成型结构在基底上的正投影与有源连接部、第二扫描信号线和电容的第二极板在基底上的正投影至少部分交叠；

第五晶体管的第一极在基底上的正投影与电容的第二极板、第三复位信号线、控制信号线、发光信号线和第三初始信号线在基底上的正投影交叠；

第一连接电极在基底上的正投影与第三复位信号线和第八晶体管的控制极在基底上的正投影至少部分交叠；

第八晶体管的第一极在基底上的正投影与控制信号线、发光信号线和第三初始信号线在基底上的正投影部分交叠；

第九晶体管的第一极在基底上的正投影与控制信号线在基底上的正投影部分交叠。

在一些可能的实现方式中，像素电路所连接的数据信号线和第一电源线位于第二连接电极的同一侧；

第一电源线包括：相互连接的电源主体部和电源连接部，其中，电源连接部位于电源主体部远离数据信号线的一侧；

像素电路所连接的第一电源线的电源连接部与第二相邻像素电路所连接的第一电源线的电源连接部相互连接；

电源连接部在基底上的正投影与有源连接部、第二扫描信号线、第一扫描信号线和第二初始信号线在基底上的正投影部分交叠。

第三方面，本公开还提供了一种显示装置，包括：上述显示基板。

第四方面，本公开还提供了一种像素电路的驱动方法，设置为驱动上述像素电路，所述方法包括：

第一控制子电路在第一复位信号端和第二扫描信号端的控制下，向第一节点提供第一初始信号端或第三节点的信号，在第二复位信号端的控制下，向第四节点提供第二初始信号端的信号；

第二控制子电路在第三复位信号端和第一扫描信号端的控制下，向第二节点提供第三初始信号端或者数据信号端的信号；

第三控制子电路在第三复位信号端的控制下，在显示阶段向第三节点提供第一信号，在非显示阶段向第三节点提供第二信号或者获取第三节点的信号；

驱动子电路在第一节点和第二节点的控制下，向第三节点提供驱动电流；

发光控制子电路在发光信号端的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图概述

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方 案的限制。

图1为本公开实施例提供的像素电路的结构示意图；

图2为一种示例性实施例提供的第一控制子电路的结构示意图；

图3为一种示例性实施例提供的第二控制子电路的结构示意图；

图4为一种示例性实施例提供的第一控制子电路的等效电路图；

图5为一种示例性实施例提供的第二控制子电路的等效电路图；

图6为一种示例性实施例提供的第三控制子电路的等效电路图；

图7为一种示例性实施例提供的发光控制子电路和驱动子电路的等效电路图；

图8为一种示例性实施例提供的像素电路的等效电路图；

图9为图8提供的像素电路的工作时序图一；

图10为图8提供的像素电路的工作时序图二；

图11为图8提供的像素电路的工作时序图三；

图12为图8提供的像素电路的工作时序图四；

图13A为本公开实施例提供的显示基板的结构示意图；

图13B为图13A沿A-A向的剖面图；

图14为遮光层图案的示意图；

图15A为第一半导体层图案的示意图；

图15B为形成第一半导体层图案后的示意图；

图16A为第一导电层图案的示意图；

图16B为形成第一导电层图案后的示意图；

图17A为第二导电层图案的示意图；

图17B为形成第二导电层图案后的示意图；

图18A为第二半导体层图案的示意图；

图18B为形成第二半导体层图案后的示意图；

图19A为第三导电层图案的示意图；

图19B为形成第三导电层图案后的示意图；

图20为形成第六绝缘层图案后的示意图；

图21A为第四导电层图案的示意图；

图21B为形成第四导电层图案后的示意图；

图22为形成第一平坦层图案后的示意图；

图23A为第五导电层图案的示意图；

图23B为形成第五导电层图案后的示意图。

详述

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计

在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参 照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

显示基板中所用的是低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)技术，LTPS技术拥有高分辨率、高反应速度、高亮度、高开口率等优势。尽管受到了市场欢迎，但LTPS技术也存在一些缺陷，如生产成本较高，所需功耗较大等，此时，低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)技术方案应运而生。相比于LTPS技术，LTPO技术的漏电流更小，像素点反应更快，显示基板多加了一层氧化物，降低了激发像素点所需的能耗，从而降低屏幕显示时的功耗。采用LTPO技术的显示产品中不同像素电路中的驱动晶体管的老化程度不同，且显示基板无法对驱动晶体管的阈值电压进行监控，降低了显示基板的显示效果、使用寿命和可靠性。

图1为本公开实施例提供的像素电路的结构示意图。如图1所示，本公开实施例提供的像素电路，设置在显示基板中，显示基板包括：显示阶段和非显示阶段，像素电路设置为在显示阶段驱动发光元件发光，且包括：第一控制子电路、第二控制子电路，第三控制子电路、第四控制子电路、发光控制子电路和驱动子电路。

如图1所示，第一控制子电路，分别与第一电源端VDD、第二扫描信号端Gate2、第一复位信号端Reset1、第二复位信号端Reset2、第一初始信号端Vinit1、第二初始信号端Vinit2、第一节点N1、第三节点N3和第四节点N4电连接，设置为在第一复位信号端Reset1和第二扫描信号端Gate2的控制下，向第一节点N1提供第一初始信号端Vinit1或第三节点N3的信号，在第二复位信号端Reset2的控制下，向第四节点N4提供第二初始信号端Vinit2的信号；第二控制子电路，分别与第一扫描信号端Gate1、第三复位信号端Reset3、第三初始信号端Vinit3、数据信号端Data和第二节点N2电连接，设置为在第三复位信号端Reset3和第一扫描信号端Gate1的控制下，向第二节点N2提供第三初始信号端Vinit3或者数据信号端Data的信号；第三控制子电路，分别与第三复位信号端Reset3、控制信号端S和第三节点N3电连 接，设置为在第三复位信号端Reset3的控制下，在显示阶段向第三节点N3提供第一信号，在非显示阶段向第三节点N3提供第二信号或者获取第三节点N3的信号；驱动子电路，分别与第一节点N1、第二节点N2和第三节点N3电连接，设置为在第一节点N1和第二节点N2的控制下，向第三节点N3提供驱动电流；发光控制子电路，分别与发光信号端EM、第一电源端VDD、第二节点N2、第三节点N3和第四节点N4电连接，设置为在发光信号端EM的控制下，向第二节点N2提供第一电源端VDD的信号，向第四节点N4提供第三节点N3的信号。

如图1所示，发光元件，分别与第四节点N4和第二电源端VSS电连接。

在一种示例性实施例中，第一初始信号端Vinit1的信号的电压值恒定，且为直流信号，第一初始信号端Vinit1的信号的电压值可以为-3V。

在一种示例性实施例中，第二初始信号端Vinit2的信号的电压值恒定，且为直流信号，第二初始信号端Vinit2的信号的电压值可以为0V。

在一种示例性实施例中，第三初始信号端Vinit3的信号的电压值恒定，且为直流信号，第三初始信号端Vinit3的信号的电压值可以为5V。

在一种示例性实施例中，第一信号的电压值小于第三初始信号端Vinit3的信号的电压值。

在一种示例性实施例中，第一信号的电压值可以恒定，第一信号的电压值恒定可以使得像素电路的第三节点的老化程度一致，第一信号的电压值可以为0V。

在一种示例性实施例中，第二信号的电压值大于第三初始信号端Vinit3的信号的电压值，第二信号的电压值可以为6V。第二信号的电压值大于第三初始信号端Vinit3的信号的电压值，可以在非显示阶段，第三节点的电压值大于第二节点的电压值，改善驱动子电路的电流流向。

在一种示例性实施例中，发光元件，可以分别与第四节点N4和第二电源端VSS电连接。

在一种示例性实施例中，非显示阶段可以包括：开机阶段、关机阶段以及位于显示阶段之间的空白阶段。

在一种示例性实施例中，第一电源端VDD持续提供高电平信号，第二电源端VSS持续提供低电平信号。

在一种示例性实施例中，直流信号可以是信号的大小和方向都不随时间变化。例如：第一信号可以为直流信号，其电压值恒定。

在一种示例性实施例中，根据控制信号端获取的第三节点的信号，可以获得驱动子电路的阈值电压，根据驱动子电路的阈值电压，对数据信号端的信号进行控制，实现对于像素电路的外部补偿，可以提升显示基板的显示效果。

在一种示例性实施例中，发光元件可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。示例性地，有机发光二极管的阳极与第四节点N4电连接，有机发光二极管的阴极与第二电源端VSS电连接。

在一种示例性实施例中，有机发光层可以包括叠设的空穴注入层(Hole Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。

在一些示例性实施例中，在显示阶段，第一复位信号端Reset1的信号为有效电平信号时，第三复位信号端Reset3的信号为有效电平信号，第一扫描信号端Gate1、第二扫描信号端Gate2和所述发光信号端的信号为无效电平信号。

在一些示例性实施例中，第一扫描信号端Gate1为有效电平信号时，第二扫描信号端Gate2的信号为有效电平信号，第一复位信号端Reset1、第三 复位信号端Reset3和所述发光信号端的信号为无效电平信号。

在一些示例性实施例中，在显示阶段，第二复位信号端Reset2的信号为有效电平信号的发生时间位于第一复位信号端Reset1的信号为有效电平信号的发生时间之前，或者，第二复位信号端Reset2的信号为有效电平信号的发生时间位于第三复位信号端Reset3的信号为有效电平信号的发生时间内，或者，第二复位信号端Reset2的信号为有效电平信号的发生时间位于第一扫描信号端Gate1的信号为有效电平信号的发生时间内，或者第二复位信号端Reset2的信号为有效电平信号的发生时间位于第一扫描信号端Gate1的信号为有效电平信号的发生时间之后。

在一些示例性实施例中，当第二复位信号端Reset2的信号为有效电平信号的发生时间位于第三复位信号端Reset3的信号为有效电平信号的发生时间内时，第二复位信号端Reset2的信号与第三复位信号端Reset3的信号相同。

在一些示例性实施例中，当第二复位信号端Reset2的信号为有效电平信号的发生时间位于第一扫描信号端Gate1的信号为有效电平信号的发生时间内时，第二复位信号端Reset2的信号与第一扫描信号端Gate1的信号相同。

在一种示例性实施例中，信号相同的信号端所连接的信号线可以为同一信号线，或者还可以为不同信号线。

本公开实施例提供的像素电路，设置在显示基板中，显示基板包括：显示阶段和非显示阶段，像素电路设置为在显示阶段驱动发光元件发光，且包括：第一控制子电路、第二控制子电路，第三控制子电路、第四控制子电路、发光控制子电路和驱动子电路；第一控制子电路，分别与第一电源端、第二扫描信号端、第一复位信号端、第二复位信号端、第一初始信号端、第二初始信号端、第一节点、第三节点和第四节点电连接，设置为在第一复位信号端和第二扫描信号端的控制下，向第一节点提供第一初始信号端或第三节点的信号，在第二复位信号端的控制下，向第四节点提供第二初始信号端的信号；第二控制子电路，分别与第一扫描信号端、第三复位信号端、第三初始信号端、数据信号端和第二节点电连接，设置为在第三复位信号端和第一扫描信号端的控制下，向第二节点提供第三初始信号端或者数据信号端的信号；第三控制子电路，分别与第三复位信号端、控制信号端和第三节点电连接， 设置为在第三复位信号端的控制下，在显示阶段向第三节点提供第一信号，在非显示阶段向第三节点提供第二信号或者获取第三节点的信号；驱动子电路，分别与第一节点、第二节点和第三节点电连接，设置为在第一节点和第二节点的控制下，向第三节点提供驱动电流；发光控制子电路，分别与发光信号端、第一电源端、第二节点、第三节点和第四节点电连接，设置为在发光信号端的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号；发光元件，分别与第四节点和第二电源端电连接；第一信号的电压值小于第三初始信号端的信号的电压值，第二信号的电压值大于第三初始信号端的信号的电压值。本公开通过设置第三控制子电路可以在第三控制子电路在显示阶段向第三节点提供电压值恒定的第一信号，在非显示阶段向第三节点提供第二信号或者获取第三节点的信号，不仅可以使得驱动子电路的老化程度相同，还可以对驱动子电路的阈值电压进行监控，进而对像素电路进行外部补偿，提升了显示基板的显示效果、使用寿命以及可靠性。

图2为一种示例性实施例提供的第一控制子电路的结构示意图。如图2所示，在一种示例性实施例中，第一控制子电路可以包括：第一复位子电路、第二复位子电路、补偿子电路和存储子电路。

如图2所示，第一复位子电路，分别与第一复位信号端Reset1、第一初始信号端Vinit1和第一节点N1电连接，设置为在第一复位信号端Reset1的控制下，向第一节点N1提供第一初始信号端Vinit1的信号；第二复位子电路，分别与第二复位信号端Reset2、第二初始信号端Vinit2和第四节点N4电连接，设置为在第二复位信号端Reset2的控制下，向第四节点N4提供第二初始信号端Vinit2的信号；补偿子电路，分别与第一节点N1、第三节点N3和第二扫描信号端Gate2电连接，设置为在第二扫描信号端Gate2的控制下，向第一节点N1提供第三节点N3的信号；存储子电路，分别与第一电源端VDD和第一节点N1电连接，设置为存储第一电源端VDD的信号和第一节点N1的信号的电压差。

图3为一种示例性实施例提供的第二控制子电路的结构示意图。如图3所示，在一种示例性实施例中，第二控制子电路可以包括：第三复位子电路和写入子电路。

如图3所示，第三复位子电路，分别与第三复位信号端Reset3、第三初始信号端Vinit3和第二节点N2电连接，设置为在第三复位信号端Reset3的控制下，向第二节点N2提供第三初始信号端Vinit3的信号；写入子电路，分别与第一扫描信号端Gate1、数据信号端Data和第二节点N2电连接，设置为在第一扫描信号端Gate1的控制下，向第二节点N2提供数据信号端Data的信号。

图4为一种示例性实施例提供的第一控制子电路的等效电路图。如图4所示，一种示例性实施例中，第一复位子电路可以包括：第一晶体管T1，第二复位子电路包括：第七晶体管T7，补偿子电路包括：第二晶体管T2，存储子电路包括：电容C，电容C包括：第一极板C1和第二极板C2。

如图4所示，第一晶体管T1的控制极与第一复位信号端Reset1电连接，第一晶体管T1的第一极与第一初始信号端Vinit1电连接，第一晶体管T1的第二极与第一节点N1电连接；第二晶体管T2的控制极与第二扫描信号端Gate2电连接，第二晶体管T2的第一极与第一节点N1电连接，第二晶体管T2的第二极与第三节点N3电连接；第七晶体管T7的控制极与第二复位信号端Reset2电连接，第七晶体管T7的第一极与第二初始信号端Vinit2电连接，第七晶体管T7的第二极与第四节点N4电连接；电容C的第一极板C1与第一节点N1电连接，电容C的第二极板C2与第一电源端VDD电连接。

图4中示出了第一控制子电路的一个示例性结构。本领域技术人员容易理解是，第一控制子电路的实现方式不限于此。

图5为一种示例性实施例提供的第二控制子电路的等效电路图。如图5所示，一种示例性实施例中，写入子电路可以包括：第四晶体管T4，第三复位子电路可以包括：第八晶体管T8。

如图5所示，第四晶体管T4的控制极与第一扫描信号端Gate1电连接，第四晶体管T4的第一极与数据信号端Data电连接，第四晶体管T4的第二极与第二节点N2电连接；第八晶体管T8的控制极与第三复位信号端Reset3电连接，第八晶体管T8的第一极与第三初始信号端Vinit3电连接，第八晶体管T8的第二极与第二节点N2电连接。

图5中示出了第二控制子电路的一个示例性结构。本领域技术人员容易 理解是，第二控制子电路的实现方式不限于此。

图6为一种示例性实施例提供的第三控制子电路的等效电路图。如图6所示，一种示例性实施例中，第三控制子电路可以包括：第九晶体管T9。

如图6所示，第九晶体管T9的控制极与第三复位信号端Reset3电连接，第九晶体管T9的第一极与控制信号端S电连接，第九晶体管T9的第二极与第三节点N3电连接。

图6中示出了第三控制子电路的一个示例性结构。本领域技术人员容易理解是，第三控制子电路的实现方式不限于此。

图7为一种示例性实施例提供的发光控制子电路和驱动子电路的等效电路图。如图7所示，一种示例性实施例中，驱动子电路可以包括：第三晶体管T3，发光控制子电路可以包括：第五晶体管T5和第六晶体管T6。

如图7所示，第三晶体管T3的控制极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接；第五晶体管T5的控制极与发光信号端EM电连接，第五晶体管T5的第一极与第一电源端VDD电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与发光信号端EM电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接。

图7中示出了发光控制子电路和驱动子电路的一个示例性结构。本领域技术人员容易理解是，发光控制子电路和驱动子电路的实现方式不限于此。

图8为一种示例性实施例提供的像素电路的等效电路图。如图8所示，一种示例性实施例中，第一控制子电路包括：第一晶体管T1、第二晶体管T2、第七晶体管T7和电容C，电容C包括：第一极板C1和第二极板C2；第二控制子电路包括：第四晶体管T4和第八晶体管T8；第三控制子电路包括：第九晶体管T9，驱动子电路包括：第三晶体管T3，发光控制子电路包括：第五晶体管T5和第六晶体管T6。

如图8所示，第一晶体管T1的控制极与第一复位信号端Reset1电连接，第一晶体管T1的第一极与第一初始信号端Vinit1电连接，第一晶体管T1的 第二极与第一节点N1电连接；第二晶体管T2的控制极与第二扫描信号端Gate2电连接，第二晶体管T2的第一极与第一节点N1电连接，第二晶体管T2的第二极与第三节点N3电连接；第三晶体管T3的控制极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接；第四晶体管T4的控制极与第一扫描信号端Gate1电连接，第四晶体管T4的第一极与数据信号端Data电连接，第四晶体管T4的第二极与第二节点N2电连接；第五晶体管T5的控制极与发光信号端EM电连接，第五晶体管T5的第一极与第一电源端VDD电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与发光信号端EM电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接；第七晶体管T7的控制极与第二复位信号端Reset2电连接，第七晶体管T7的第一极与第二初始信号端Vinit2电连接，第七晶体管T7的第二极与第四节点N4电连接；第八晶体管T8的控制极与第三复位信号端Reset3电连接，第八晶体管T8的第一极与第三初始信号端Vinit3电连接，第八晶体管T8的第二极与第二节点N2电连接；第九晶体管T9的控制极与第三复位信号端Reset3电连接，第九晶体管T9的第一极与控制信号端S电连接，第九晶体管T9的第二极与第三节点N3电连接；电容C的第一极板C1与第一节点N1电连接，电容C的第二极板C2与第一电源端VDD电连接。

一种示例性实施例中，第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其控制极与第一极之间的电位差来确定在第一电源端VDD与第二电源端VSS之间流经的驱动电流。

一种示例性实施例中，第五晶体管T5和第六晶体管T6可以称为发光晶体管。当发光信号端EM的信号为有效电平信号时，第五晶体管T5和第六晶体管T6通过在第一电源端VDD与第二电源端VSS之间形成驱动电流路径而使发光元件发光。

在一种示例性实施例中，第一晶体管T1至第九晶体管T9中的部分晶体管可以为氧化物晶体管，部分晶体管可以为低温多晶硅晶体管。氧化物晶体管可以减少漏电流，提升像素电路的性能，可以降低像素电路的功耗。

在一些示例性实施例中，第一晶体管T1和第二晶体管T2与第三晶体管T3至第九晶体管T9的晶体管类型相反。示例性地，第一晶体管T1和第二晶体管T2可以为N型晶体管，第三晶体管T3至第九晶体管T9可以为P型晶体管。

在一种示例性实施例中，第一晶体管T1和第二晶体管T2可以为氧化物晶体管，第三晶体管T3至第九晶体管T9可以为低温多晶硅晶体管。

本公开中，像素电路在非显示阶段工作过程可以包括：反向偏置阶段和阈值电压获取阶段。

反向偏置阶段，第一复位信号端Reset1的信号为有效电平信号，向第一节点N1提供第一初始信号端Vinit1的信号，第三复位信号端Reset3的信号为有效电平信号，向第二节点N2提供第三初始信号端Vinit3的信号，向第三节点N3提供控制信号端S提供的第二信号，由于第二信号的电压值大于第三初始信号端Vinit3的信号，因此，第三晶体管T3反向导通。

本公开通过设置在反向偏置阶段使得第三晶体管T3反向导通，可以改善由于第三晶体管的长期正向导通导致的老化问题，可以提升第三晶体管的使用寿命，并提升显示基板的使用寿命和可靠性。

阈值电压获取阶段，第三复位信号端Reset3的信号为有效电平信号，控制信号端S获取第三节点N3的信号，以获得第三晶体管T3的阈值电压。

本公开通过在阈值电压获取阶段获得第三晶体管T3的阈值电压，可以获得第三晶体管的阈值电压偏移情况，根据第三晶体管的阈值电压偏移情况对数据信号端的信号进行实时调节，实现了对像素电路进行外部补偿，可以像素电路的使用寿命，并提升了显示基板的显示效果和可靠性。

下面通过图8示例的像素电路在显示阶段的工作过程说明本公开示例性实施例。图8是以第一晶体管T1和第二晶体管T2为N型晶体管，第三晶体管T3至第九晶体管T9为P型晶体管为例进行说明的，图6中的像素电路包括第一晶体管T1到第九晶体管T9、1个电容C和12个信号端(数据信号端Data、第一扫描信号端Gate1、第二扫描信号端Gate2、第一复位信号端Reset1、第二复位信号端Reset2、第三复位信号端Reset3、第一初始信号端Vinit1、 第二初始信号端Vinit2、第三初始信号端Vinit3、控制信号端S、发光信号端EM和第一电源端VDD)。图9为图8提供的像素电路的工作时序图一，图10为图8提供的像素电路的工作时序图二，图11为图8提供的像素电路的工作时序图三，图12为图8提供的像素电路的工作时序图四。如图9是以第二复位信号端Reset2的信号为有效电平信号的发生时间位于第一复位信号端Reset1的信号为有效电平信号的发生时间之前为例进行说明的，图10是以第二复位信号端Reset2的信号为有效电平信号的发生时间位于第三复位信号端Reset3的信号为有效电平信号的发生时间内为例进行说明的，图11是以第二复位信号端Reset2的信号为有效电平信号的发生时间位于第一扫描信号端Gate1的信号为有效电平信号的发生时间内为例进行说明的，图12是以第二复位信号端Reset2的信号为有效电平信号的发生时间位于第一扫描信号端Gate1的信号为有效电平信号的发生时间之后胃里进行说明的。

在一种示例性实施例中，如图9至图12所示，控制信号端S在显示阶段提供电压值恒定的第一信号S1。

结合图8和图9，像素电路的工作过程可以包括：

第一阶段P11，称为第一初始化阶段，第二复位信号端Reset2的信号为低电平信号，第七晶体管T7导通，第二初始信号端Vinit2的信号通过导通的第七晶体管T7写入第四节点N4，对发光元件L的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化。

第二阶段P12，称为第二初始化阶段，第一复位信号端Reset1的信号为高电平信号，第一晶体管T1导通，第一初始信号端Vinit1的信号通过导通的第一晶体管T1写入第一节点N1，对第一节点N1进行初始化(复位)，清空其内部的预存电压，完成初始化。第三复位信号端Reset3的信号为低电平信号，第八晶体管T8和第九晶体管T9导通，第三初始信号端Vinit3的信号通过导通的第八晶体管T8写入第二节点N2，对第二节点N2进行初始化(复位)，清空其内部的预存电压，完成初始化。控制信号端S的第一信号通过导通的第九晶体管T9写入第三节点N3，对第三节点N3进行初始化(复位)，清空其内部的预存电压，完成初始化。

第三阶段P13、称为数据写入阶段或者阈值补偿阶段，第一扫描信号端 Gate1为低电平信号，数据信号端Data输出数据电压。此阶段由于第一节点N1为低电平信号，因此第三晶体管T3导通。第一扫描信号端Gate1的信号为低电平信号，第四晶体管T4导通，第二扫描信号端Gate2的信号为高电平信号，第二晶体管T2导通，数据信号端Data输出的数据电压经过导通的第四晶体管T4、第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第一节点N1，并将数据信号端Data输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，直至第一节点N1的电压为Vd-|Vth|，Vd为数据信号端Data输出的数据电压，Vth为第三晶体管T3的阈值电压。

第四阶段P14，称为发光阶段，发光信号端EM的信号为低电平信号，第五晶体管T5和第六晶体管T6导通，第一电源端VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光元件L的第一极提供驱动电压，驱动发光元件L发光。

在像素电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由控制极和第一极之间的电压差决定。由于第一节点N1的电压为Vd-|Vth|，因而第三晶体管T3的驱动电流为：

I＝K*(Vgs-Vth)

其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的控制极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号端Data输出的数据电压，Vdd为第一电源端VDD输出的电源电压。

结合图8和图10，图9提供的像素电路的工作时序与图10提供的像素电路的工作时序中，相同之处在于，图10提供的第二阶段P22的工作过程与图9提供的第三阶段P13的工作过程一致，图10提供的第三阶段P23的工作过程与图9提供的第四阶段P14的工作过程一致，不同之处在于，图10提供的第一阶段P21。

其中，第一阶段P21，称为初始化阶段，第一复位信号端Reset1的信号为高电平信号，第一晶体管T1导通，第一初始信号端Vinit1的信号通过导 通的第一晶体管T1写入第一节点N1，对第一节点N1进行初始化(复位)，清空其内部的预存电压，完成初始化。第二复位信号端Reset2和的信号为低电平信号，第七晶体管T7导通，第二初始信号端Vinit2的信号通过导通的第七晶体管T7写入第四节点N4，对发光元件L的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化。第三复位信号端Reset3的信号为低电平信号，第八晶体管T8和第九晶体管T9导通，第三初始信号端Vinit3的信号通过导通的第八晶体管T8写入第二节点N2，对第二节点N2进行初始化(复位)，清空其内部的预存电压，完成初始化。控制信号端S的第一信号通过导通的第九晶体管T9写入第三节点N3，对第三节点N3进行初始化(复位)，清空其内部的预存电压，完成初始化。

结合图8和图11，图9提供的像素电路的工作时序与图11提供的像素电路的工作时序中，相同之处在于，图11提供的第一阶段P31的工作过程与图9提供的第二阶段P12的工作过程一致，图11提供的第三阶段P33的工作过程与图9提供的第四阶段P14的工作过程一致，不同之处在于，图10提供的第二阶段P32。

其中，第二阶段P32、称为数据写入阶段或者阈值补偿阶段，第一扫描信号端Gate1为低电平信号，数据信号端Data输出数据电压。此阶段由于第一节点N1为低电平信号，因此第三晶体管T3导通。第一扫描信号端Gate1的信号为低电平信号，第四晶体管T4导通，第二扫描信号端Gate2的信号为高电平信号，第二晶体管T2导通，数据信号端Data输出的数据电压经过导通的第四晶体管T4、第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第一节点N1，并将数据信号端Data输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，直至第一节点N1的电压为Vd-|Vth|，Vd为数据信号端Data输出的数据电压，Vth为第三晶体管T3的阈值电压，第二复位信号端Reset2和的信号为低电平信号，第七晶体管T7导通，第二初始信号端Vinit2的信号通过导通的第七晶体管T7写入第四节点N4，对发光元件L的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化。

结合图8和图12，图9提供的像素电路的工作时序与图12提供的像素 电路的工作时序中，相同之处在于，图12提供的第一阶段P41的工作过程与图9提供的第二阶段P12的工作过程一致，图12提供的第二阶段P42的工作过程与图9提供的第三阶段P13的工作过程一致，图12提供的第四阶段P44的工作过程与图9提供的第四阶段P14的工作过程一致，不同之处在于，图12提供的第三阶段P43。

其中，第三阶段P43、称为第二初始化阶段，第二复位信号端Reset2和的信号为低电平信号，第七晶体管T7导通，第二初始信号端Vinit2的信号通过导通的第七晶体管T7写入第四节点N4，对发光元件L的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化。

本公开通过在显示阶段对第一节点N1、第二节点N2和第三节点N3进行复位，使得每次在初始化阶段，像素电路中的驱动晶体管的各个电极之间的电压始终保持一致，驱动晶体管在初始化阶段为固定偏置的导通状态，然后再进入数据写入和补偿阶段，保证了驱动晶体管的各个电极具有一致的老化效果，可以改善由于驱动晶体管的老化状态不一致导致的迟滞效应带来的短期残像或者中期残像问题，提升了显示基板的显示效果，可以提升显示基板的使用寿命和可靠性。

图13A为本公开实施例提供的显示基板的结构示意图。如图13A和所示，本公开实施例还提供的显示基板，包括：基底以及依次设置在基底上的电路结构层和发光结构层，发光结构层包括：发光元件，电路结构层包括：阵列排布的像素电路。图13是以一行四列像素电路为例进行说明的。

像素电路为前述任一个实施例提供的像素电路，实现原理和实现效果类似，在此不再赘述。

在一种示例性实施例中，显示基板可以为低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板。

在一种示例性实施例中，基底可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、导电箔片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。

在一种示例性实施例中，发光结构层包括：依次叠设在基底上的阳极层、像素定义层、有机结构层和阴极层；所述阳极层包括：阳极，所述有机结构层包括：有机发光层，所述阴极层包括：阴极。

在一种示例性实施例中，发光元件可以包括：第一发光元件、第二发光元件、第三发光元件和第四发光元件，第一发光元件发红光，第二发光元件发蓝光，第三发光元件和第四发光元件发绿光；第二发光元件的阳极的面积大于第一发光元件的阳极的面积，第三发光元件的阳极与第四发光元件的阳极关于沿第一方向延伸的一条虚拟直线对称。

在一种示例性实施例中，当第二复位信号端的信号为有效电平信号的发生时间位于第一复位信号端的信号为有效电平信号的发生时间之前时，第i行像素电路的第二复位信号端的信号与第i-1行像素电路的第一扫描信号端的信号相同。当第二复位信号端的信号为有效电平信号的发生时间位于第一扫描信号端的信号为有效电平信号的发生时间之后时，第i行像素电路的第二复位信号端的信号与第i+1行像素电路的第一扫描信号端的信号相同。

在一种示例性实施例中，如图13A所示，电路结构层还包括：沿第一方向延伸，且沿第二方向排布的多条第一复位信号线RL1、多条第二复位信号线RL2、多条第三复位信号线RL3、多条第一扫描信号线GL1、多条第二扫描信号线GL2、多条第一初始信号线INL1、多条第二初始信号线INL2、多条第三初始信号线INL3、多条发光信号线EL和多条控制信号线SL以及沿第二方向延伸，且沿第一方向排布的多条第一电源线VDDL和多条数据信号线DL，第一方向与第二方向相交。其中，像素电路的第一复位信号端与第一复位信号线电连接，第二复位信号端与第二复位信号线连接，第三复位信号端与第三复位信号线电连接，第一扫描信号端与第一扫描信号线电连接，第二扫描信号端与第二扫描信号线电连接，发光信号端与发光信号线电连接，第一初始信号端与第一初始信号线电连接，第二初始信号端与第二初始信号线电连接，第二初始信号端与第二初始信号线电连接，控制信号端与控制信号线电连接，第一电源端与第一电源线电连接，数据信号端与数据信号线电连接。

在一种示例性实施例中，还包括：与控制信号线连接的第一芯片和与数 据信号线连接的第二芯片。其中，第一芯片设置为在显示阶段向控制信号线提供第一信号，在非显示阶段向控制信号线提供第二信号，或获取控制信号线的信号，还设置为根据控制信号线的信号，获得第三晶体管的阈值电压，根据第三晶体管的阈值电压，生成控制信号，并将控制信号发送至所述第二芯片；第二芯片根据所述控制信号，向数据信号线提供信号，以对像素电路进行外部补偿。

在一种示例性实施例中，控制信号线的信号可以为流经控制信号线的电流I。

在一种示例性实施例中，第一芯片根据控制信号线的信号，采用公式I＝μ*W*Cox*(Vgs-Vth)

在一种示例性实施例中，如图13A所示，位于同一行的相邻像素电路的像素结构相对于沿第二方向延伸的虚设直线对称。与像素电路位于同一行的相邻像素电路包括：第一相邻像素电路和第二相邻像素电路。

在一种示例性实施例中，像素电路包括：第一晶体管至第九晶体管，第一晶体管的控制极和第二晶体管的控制极均包括：第一控制极和第二控制极。

在一种示例性实施例中，第一复位信号线可以包括：异层设置，且相互连接的第一子复位信号线和第二子复位信号线，第一子复位信号线与第一晶体管的第一控制极同层设置，第二子复位信号线与第一晶体管的第二控制极同层设置。第二扫描信号线可以包括：异层设置，且相互连接的第一子扫描信号线和第二子扫描信号线，第一子扫描信号线与第二晶体管的第一控制极同层设置，第二子扫描信号线与第二晶体管的第二控制极同层设置。

在一种示例性实施例中，像素电路还可以包括：电容，电容包括：第一极板和第二极板。

在一种示例性实施例中，图13B为图13A沿A-A向的剖面图，如图13A和图13B所示，电路结构层可以包括：依次叠设在基底10上的第一绝缘层21、第一半导体层、第二绝缘层22、第一导电层、第三绝缘层23、第二导电 层、第四绝缘层24、第二半导体层、第五绝缘层25、第三导电层、第六绝缘层26、第四导电层、第七绝缘层27、第一平坦层28和第五导电层；

第一半导体层可以包括：位于至少一个像素电路中的第三晶体管的有源层至第九晶体管的有源层T91；

第一导电层可以包括：第一扫描信号线、发光信号线以及位于至少一个像素电路的电容的第一极板、第三晶体管的控制极至第九晶体管的控制极T92；

第二导电层可以包括：第一初始信号线、第一子复位信号线、第一子扫描信号线、控制信号线以及位于至少一个像素电路中的电容的第二极板、第一晶体管的第一控制极和第二晶体管的第一控制极；

第二半导体层可以包括：位于至少一个像素电路的第一晶体管的有源层、第二晶体管的有源层和有源连接部；有源连接部设置为连接第一晶体管的有源层和第二晶体管的有源层；

第三导电层可以包括：第二子复位信号线、第二子扫描信号线、第三复位信号线和第三初始信号线以及位于至少一个像素电路中的第一晶体管的第二控制极和第二晶体管的第二控制极；

第四导电层可以包括：第二初始信号线以及位于至少一个像素电路的第一晶体管的第一极和第二极、第二晶体管的第一极和第二极、第四晶体管的第一极、第五晶体管的第一极、第六晶体管的第二极、第七晶体管的第一极和第二极、第八晶体管的第一极、第九晶体管的第一极和第一连接电极VL1；第一连接电极设置为连接第八晶体晶体管的控制极T82、第九晶体管的控制极T92和第三复位信号线；

第五导电层可以包括：第一电源线VDDL、数据信号线以及位于至少一个像素电路的第二连接电极，第二连接电极设置为连接第六晶体管的第二极和发光元件。

在一种示例性实施例中，电路结构层还可以包括：位于第一绝缘层21靠近基底一侧的遮光层，遮光层包括：阵列排布，且相互间隔设置的遮光部和遮光连接部SHC。遮光连接部设置为连接相邻的遮光部；遮光部在基底上 的正投影与第三晶体管的有源层在基底上的正投影至少部分交叠。

在一种示例性实施例中，第八晶体管的控制极T82和第九晶体管的控制极T92为一体成型结构；像素电路所连接的第一扫描信号线和发光信号线分别位于像素电路的电容的第一极板的两侧，第八晶体管的控制极和第九晶体管的控制极的一体成型结构位于电容的第一极板和像素电路所连接的发光信号线之间。

在一种示例性实施例中，第一晶体管的第一控制极与第一子复位信号线为一体成型结构，第二晶体管的第二控制极与第一子扫描信号线为一体成型结构；像素电路所连接的第一初始信号线、第一子复位信号线、第一子扫描信号线沿第一方向延伸，且位于像素电路的电容的第二极板的同一侧，第一子复位信号线位于第一初始信号线靠近像素电路的电容的第二极板的一侧，第一子扫描信号线位于第一子复位信号线靠近像素电路的电容的第二极板的一侧；控制信号线位于素电路的电容的第二极板远离第一子扫描信号线的一侧。

在一种示例性实施例中，第一扫描信号线在基底上的正投影位于第一子复位信号线在基底上的正投影与第一子扫描信号线在基底上的正投影之间；第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影位于电容的第二极板在基底上的正投影和控制信号线在基底上的正投影之间；控制信号线在基底上的正投影位于发光信号线在基底上的正投影与第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影之间；像素电路的电容的第二极板与第一相邻像素电路的电容的第二极板电连接。

在一种示例性实施例中，第一晶体管的有源层和第二晶体管的有源层分别位于有源连接部的两侧；第一晶体管的有源层在基底上的正投影与第一初始信号线在基底上的正投影交叠；第二晶体管的有源层在基底上的正投影与第一子扫描信号线在基底上的正投影交叠；有源连接部在基底上的正投影与第一扫描信号线在基底上的正投影至少部分交叠。

在一种示例性实施例中，第一晶体管的第二控制极与第二子复位信号线为一体成型结构，第二晶体管的第一控制极与第二子扫描信号线为一体成型 结构；第二子扫描信号线位于第二子复位信号线和第三复位信号线之间，第三初始信号线位于第三复位信号线远离第二子复位信号线的一侧；第二子复位信号线在基底上的正投影与第一子复位信号线在基底上的正投影至少部分交叠，且位于第一初始信号线在基底上的正投影和第一扫描信号线在基底上的正投影之间；第二子扫描信号线在基底上的正投影与第一子扫描信号线在基底上的正投影至少部分交叠，且位于第一扫描信号线在基底上的正投影和电容的第二极板在基底上的正投影之间；第三复位信号线在基底上的正投影位于电容的第二极板在基底上的正投影和第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影之间；第三初始信号线在基底上的正投影位于控制信号线在基底上的正投影远离电容的第二极板在基底上的正投影的一侧，且与发光信号线、控制信号线在基底上的正投影部分交叠。

在一种示例性实施例中，第六绝缘层可以开设有多个过孔图案，多个过孔图案包括：开设在第二绝缘层至第六绝缘层上的第一过孔至第七过孔、开设在第三绝缘层至第六绝缘层上的第八过孔和第九过孔、开设在第四绝缘层至第六绝缘层的第十过孔至第十二过孔、开设在第五绝缘层和第六绝缘层的第十三过孔至第十五过孔以及开设在第六绝缘层的第十六过孔和第十七过孔；第三过孔暴露出第五晶体管的有源层，第十过孔暴露出第一初始信号线，第十一过孔暴露出电容的第二极板；沿第二方向延伸的虚拟直线经过第三过孔和第十一过孔；像素电路的第三过孔与第一相邻像素电路的第三过孔与同一过孔；像素电路的第十一过孔与第一相邻像素电路的第十一过孔为同一过孔；像素电路的第十过孔与第二相邻像素电路的第十过孔与同一过孔。

在一种示例性实施例中，像素电路的第五晶体管的第一极与第一相邻像素电路的第五晶体管的第一极为同一电极；第二初始信号线在基底上的正投影与第一复位信号线和第一扫描信号线在基底上的正投影部分交叠；第一晶体管的第二极和第二晶体管的第二极的一体成型结构在基底上的正投影与有源连接部、第二扫描信号线和电容的第二极板在基底上的正投影至少部分交叠；第五晶体管的第一极在基底上的正投影与电容的第二极板、第三复位信号线、控制信号线、发光信号线和第三初始信号线在基底上的正投影交叠；第一连接电极在基底上的正投影与第三复位信号线和第八晶体管的控制极在 基底上的正投影至少部分交叠；第八晶体管的第一极在基底上的正投影与控制信号线、发光信号线和第三初始信号线在基底上的正投影部分交叠；第九晶体管的第一极在基底上的正投影与控制信号线在基底上的正投影部分交叠。

在一种示例性实施例中，像素电路所连接的数据信号线和第一电源线位于第二连接电极的同一侧；第一电源线可以包括：相互连接的电源主体部和电源连接部，其中，电源连接部位于电源主体部远离数据信号线的一侧；像素电路所连接的第一电源线的电源连接部与第二相邻像素电路所连接的第一电源线的电源连接部相互连接。电源连接部在基底上的正投影与有源连接部、第二扫描信号线、第一扫描信号线和第二初始信号线在基底上的正投影部分交叠。

下面通过显示基板的制备过程的示例说明显示基板的结构。本公开所说的“图案化工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开中所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。

图14至图23B为一个示例性实施例提供的显示基板的制备过程示意图。图14至图23B是以一行四列像素电路，且第二复位信号与第一扫描信号线为同一信号线为例进行说明的。如图14至图23B所示，一种示例性实施例提供的显示基板的制备过程可以包括：

(1)在基底上形成遮光层图案，包括：在基底上沉积遮光薄膜，通过图案化工艺对遮光薄膜进行图案化，形成遮光层图案，如图14所示，图14为遮光层图案的示意图。

在一种示例性实施例中，如图14所示，遮光层可以包括：阵列排布，且相互间隔设置的遮光部SHL和遮光连接部SHL。遮光连接部SHL设置为连 接相邻的遮光部SHL。

在一种示例性实施例中，如图14所示，遮光部SHL的形状可以为方形。

在一种示例性实施例中，如图14所示，连接位于同一行的相邻的遮光部SHL的遮光连接部SHL沿第一方向延伸，连接位于同一列的相邻的遮光部SHL的遮光连接部SHL沿第二方向延伸。

(2)形成第一半导体层图案，包括：在形成前述图案的基底上沉积第一绝缘薄膜和第一半导体薄膜，通过图案化工艺对第一绝缘薄膜和第一半导体薄膜进行图案化，形成第一绝缘层图案和形成在第一绝缘层图案上的第一半导体层图案，如图15A和图15B所示，图15A为第一半导体层图案的示意图，图15B为形成第一半导体层图案后的示意图。

在一种示例性实施例中，如图15A和图15B所示，第一半导体层可以包括：位于至少一个像素电路的第三晶体管的有源层T31、第四晶体管的有源层T41、第五晶体管的有源层T51、第六晶体管的有源层T61、第七晶体管T71、第八晶体管的有源层T81和第九晶体管的有源层T91。

在一种示例性实施例中，第三晶体管的有源层T31至第九晶体管的有源层T91可以为一体成型结构。

在一种示例性实施例中，第三晶体管的有源层T31可以为“几”字形。

在一种示例性实施例中，第三晶体管的有源层的侧面包括：第一侧、第二侧、第三侧和第四侧，其中，第一侧和第二侧相对设置，第三侧和第四侧相对设置。其中，第四晶体管的有源层T41和第五晶体管的有源层T51位于第三晶体管的有源层T31的第一侧，且沿第二方向延伸。第六晶体管的有源层T61位于第三晶体管的有源层T31的第二侧，且沿第二方向延伸。第八晶体管的有源层T81位于第五晶体管的有源层T51靠近第六晶体管的有源层T61，第九晶体管的有源层T91位于第六晶体管的有源层T61靠近第五晶体管的有源层T51，第八晶体管的有源层T81和第九晶体管的有源层T91的形状可以为倒“L”型。

在一种示例性实施例中，第三晶体管的有源层T31在基底上的正投影与遮光部在基底上的正投影至少部分交叠。

(3)形成第一导电层图案，包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第二绝缘薄膜和第一导电薄膜进行图案化，形成第二绝缘层图案以及位于第二绝缘层上的第一导电层图案，如图16A和图16B所示，其中，图16A为第一导电层图案的示意图，图16B为形成第一导电层图案后的示意图。

在一种示例性实施例中，如图16A和图16B所示，第一导电层可以包括：第一扫描信号线GL1、发光信号线EL以及位于至少一个像素电路的电容的第一极板C1、第三晶体管的控制极T32、第四晶体管的控制极T42、第五晶体管的控制极T52、第六晶体管的控制极T62、第七晶体管的控制极T72、第八晶体管的控制极T82和第九晶体管的控制极T92。

在一种示例性实施例中，如图16A和图16B所示，对于任一像素电路，第三晶体管的控制极T32和电容的第一极板C1为一体成型结构，第四晶体管的控制极T42、第七晶体管的控制极T72与像素电路所连接的第一扫描信号线GL1为一体成型结构，第五晶体管的控制极T52和第六晶体管的控制极T62与像素电路所连接的发光信号线EL为一体成型结构，第八晶体管的控制极T82和第九晶体管的控制极T9为一体成型结构。

本公开中，第八晶体管的控制极T82和第九晶体管的控制极T9为一体成型结构可以简化显示基板的制作工艺，提升显示基板的可靠性。

在一种示例性实施例中，如图16A和图16B所示，像素电路所连接的第一扫描信号线GL1和发光信号线EL沿第一方向延伸，且分别位于像素电路的电容的第一极板C1的两侧。

在一种示例性实施例中，如图16A和图16B所示，第八晶体管的控制极T82和第九晶体管的控制极T92的一体成型结构沿第一方向延伸，且位于电容的第一极板C1和像素电路所连接的发光信号线EL之间。

在一种示例性实施例中，电容的第一极板在基底上的正投影与遮光部在基底上的正投影至少部分重叠。

在一种示例性实施例中，第三晶体管的控制极T32跨设在第三晶体管的有源层上，第四晶体管的控制极T42跨设在第四晶体管的有源层上，第五晶体管的控制极T52跨设在第五晶体管的有源层上，第六晶体管的控制极T62 跨设在第六晶体管的有源层上，第七晶体管的控制极T72跨设在第七晶体管的有源层上，第八晶体管的控制极T82跨设在第八晶体管的有源层上，第九晶体管的控制极T92开设在第九晶体管的有源层上，也就是说，至少一个晶体管的控制极的延伸方向与有源层的延伸方向相互垂直。

在一种示例性实施例中，本次工艺还包括导体化处理。导体化处理是在形成第一导电层图案后，利用多个晶体管的控制极遮挡区域的半导体层(即半导体层与控制极交叠的区域)作为晶体管的沟道区域，未被第一导电层遮挡区域的半导体层被处理成导体化层，形成晶体管的第一电极连接部和第二电极连接部。如图16B所示，第三晶体管的有源层的第一电极连接部可以复用为第三晶体管的第一极T33、第四晶体管的第二极T44、第五晶体管的第二极T54和第八晶体管的第二极T84，第三晶体管的有源层的第二电极连接部可以复用为第三晶体管的第二极T34、第六晶体管的第二极T64和第九晶体管的第二极T94。

(4)形成第二导电层图案，包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，通过图案化工艺对第三绝缘薄膜和第二导电薄膜进行图案化，形成第三绝缘层图案以及位于第二绝缘层上的第二导电层图案，图17A和图17B所示，图17A为第二导电层图案的示意图，图17B为形成第二导电层图案后的示意图。

在一种示例性实施例中，如图17A和图17B所示，第二导电层可以包括：第一初始信号线INL1、第一子复位信号线RL1A、第一子扫描信号线GL2A、控制信号线SL以及位于至少一个像素电路中的电容的第二极板C2、第一晶体管的第一控制极T12A和第二晶体管的第一控制极T22A。

在一种示例性实施例中，第一晶体管的第一控制极T12A与第一子复位信号线RL1A为一体成型结构，第二晶体管的第一控制极T22A与第一子扫描信号线GL2A为一体成型结构。

在一种示例性实施例中，如图17A和图17B所示，像素电路所连接的第一初始信号线INL1、第一子复位信号线RL1A、第一子扫描信号线GL2A沿第一方向延伸，且位于像素电路的电容的第二极板C2的同一侧，第一子复位信号线RL1A位于第一初始信号线INL1靠近像素电路的电容的第二极板 C2的一侧，第一子扫描信号线GL2A位于第一子复位信号线RL1A靠近像素电路的电容的第二极板C2的一侧。控制信号线SL沿第一方向延伸，且位于素电路的电容的第二极板C2远离第一子扫描信号线GL2A的一侧。

在一种示例性实施例中，像素电路的电容的第二极板C2在基底上的正投影与电容的第一极板在基底上的正投影至少部分交叠，且电容的第二极板C2设置有暴露出的电容的第一极板的过孔V0。

在一种示例性实施例中，第一扫描信号线GL1在基底上的正投影位于第一子复位信号线RL1A在基底上的正投影与第一子扫描信号线GL2A在基底上的正投影之间。

在一种示例性实施例中，第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影位于电容的第二极板C2在基底上的正投影和控制信号线SL在基底上的正投影之间。

在一种示例性实施例中，像素电路所连接的控制信号线SL在基底上的正投影位于发光信号线EL在基底上的正投影与第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影之间。

在一种示例性实施例中，像素电路的电容的第二极板C2与第一相邻像素电路的电容的第二极板C2电连接。

(5)形成第二半导体层图案，包括：在形成前述图案的基底上，包括：在基底上依次沉积第四绝缘薄膜和第二半导体薄膜，通过图案化工艺对第四绝缘薄膜和第二半导体薄膜进行图案化，形成第四绝缘层图案以及位于第三绝缘层上的第二半导体层图案，如图18A和图18B所示，图18A为第二半导体层图案的示意图，图18B为形成第二半导体层图案后的示意图。

在一种示例性实施例中，如图18A和图18B所示，第二半导体层可以包括：位于至少一个像素电路的第一晶体管的有源层T11、第二晶体管的有源层T21和有源连接部AL。

在一种示例性实施例中，如图18A和图18B所示，第一晶体管的有源层T11、第二晶体管的有源层T21和有源连接部AL为一体成型结构。

在一种示例性实施例中，如图18A和图18B所示，第一晶体管的有源层 T11和第二晶体管的有源层T21沿第二方向延伸，且分别位于有源连接部AL的两侧。

在一种示例性实施例中，如图18A和图18B所示，第一晶体管的有源层T11在基底上的正投影与第一初始信号线INL1在基底上的正投影交叠。第二晶体管的有源层T211在基底上的正投影与第一子扫描信号线GL2A在基底上的正投影交叠。

在一种示例性实施例中，如图18A和图18B所示，有源连接部AL在基底上的正投影与第一扫描信号线GL1在基底上的正投影至少部分交叠，且形状可以为方形。

在一种示例性实施例中，第一晶体管的有源层T11跨设在第一晶体管的第一控制极上，第二晶体管的有源层T21跨设在第二晶体管的第一控制极上。

(6)形成第三导电层，包括：在形成前述图案的基底上，依次沉积第五绝缘薄膜和第三导电薄膜，通过图案化工艺对第五绝缘薄膜和第三导电薄膜进行图案化，形成第五绝缘层图案以及位于第四绝缘层上的第三导电层图案，图19A和图19B所示，图19A为第三导电层图案的示意图，图19B为形成第三导电层图案后的示意图。

在一种示例性实施例中，如图19A和图19B所示，第三导电层可以包括：第二子复位信号线RL1B、第二子扫描信号线GL2B、第三复位信号线RL3和第三初始信号线INL3以及位于至少一个像素电路中的第一晶体管的第二控制极T12B和第二晶体管的第二控制极T22B。

在一种示例性实施例中，第一晶体管的第二控制极T12B与第二子复位信号线RL1A为一体成型结构，第二晶体管的第二控制极T22B与第二子扫描信号线GL2A为一体成型结构。

在一种示例性实施例中，如图19A和图19B所示，像素电路所连接的第二子复位信号线RL1B、第二子扫描信号线GL2B、第三复位信号线RL3和第三初始信号线INL3均沿第一方向延伸，且第二子扫描信号线GL2B位于第二子复位信号线RL1B和第三复位信号线RL3之间，第三初始信号线INL3位于第三复位信号线RL3远离第二子复位信号线RL1B的一侧。

在一种示例性实施例中，如图19A和图19B所示，第二子复位信号线RL1B在基底上的正投影与第一子复位信号线在基底上的正投影至少部分交叠，且位于第一初始信号线INL1在基底上的正投影和第一扫描信号线GL1在基底上的正投影之间。

在一种示例性实施例中，如图19A和图19B所示，第二子扫描信号线GL2B在基底上的正投影与第一子扫描信号线在基底上的正投影至少部分交叠，且位于第一扫描信号线GL1在基底上的正投影和电容的第二极板在基底上的正投影之间。

在一种示例性实施例中，如图19A和图19B所示，第三复位信号线RL3在基底上的正投影位于电容的第二极板在基底上的正投影和第八晶体管的控制极和第九晶体管的控制极的一体成型结构在基底上的正投影之间。

在一种示例性实施例中，如图19A和图19B所示，第三初始信号线INL3在基底上的正投影位于控制信号线SL在基底上的正投影远离电容的第二极板在基底上的正投影的一侧，且与发光信号线EL、控制信号线SL在基底上的正投影部分交叠。

(7)形成第六绝缘层图案，包括：在形成有前述图案的基底上，沉积第五绝缘薄膜，通过图案化工艺对第六绝缘薄膜进行图案化，形成覆盖前述图案的第六绝缘层图案，第六绝缘层开设有多个过孔图案，如图20所示，图20为形成第六绝缘层图案后的示意图。

在一种示例性实施例中，如图20所示，多个过孔图案包括：开设在第二绝缘层至第六绝缘层上的第一过孔V1至第七过孔V7、开设在第三绝缘层至第六绝缘层上的第八过孔V8和第九过孔V9、开设在第四绝缘层至第六绝缘层的第十过孔V10至第十二过孔V12、开设在第五绝缘层和第六绝缘层的第十三过孔V13至第十五过孔V15以及开设在第六绝缘层的第十六过孔V16和第十七过孔V17。其中，第一过孔V1暴露出第三晶体管的有源层，第二过过孔V2暴露出第四晶体管的有源层，第三过孔V3暴露出第五晶体管的有源层，第四过孔V4暴露出第六晶体管的有源层，第五过孔V5暴露出第七晶体管的有源层，第六过孔V6暴露出第八晶体管的有源层，第七过孔V7暴露出第九晶体管的有源层，第八过孔V8暴露出第一极板，第九过孔V9暴露 出第八晶体管的控制极和第九晶体管的控制极的一体成型结构，第十过孔V10暴露出第一初始信号线，第十一过孔V11暴露出电容的第二极板，第十二过孔V12暴露出控制信号线，第十三过孔V13暴露出第一晶体管的有源层，第十四过孔V14暴露出第二晶体管的有源层，第十五过孔V15暴露出有源连接部，第十六过孔V16暴露出第三复位信号线，第十七过孔V17暴露出第三初始信号线。

在一种示例性实施例中，如图20所示，与像素电路位于同一行的相邻像素电路包括第一相邻像素电路和第二相邻像素电路。

在一种示例性实施例中，如图20所示，像素电路的第三过孔V3与第一相邻像素电路的第三过孔V3与同一过孔。像素电路的第三过孔V3与第一相邻像素电路的第三过孔V3与同一过孔可以简化显示基板的制作工艺。

在一种示例性实施例中，如图20所示，像素电路的第十一过孔V11与第一相邻像素电路的第十一过孔V11为同一过孔。像素电路的第十一过孔V11与第一相邻像素电路的第十一过孔V11为同一过孔可以简化显示基板的制作工艺。

在一种示例性实施例中，如图20所示，像素电路的第十过孔V10与第二相邻像素电路的第十过孔V10与同一过孔。像素电路的第十过孔V10与第二相邻像素电路的第十过孔V10与同一过孔可以简化显示基板的制作工艺。

在一种示例性实施例中，如图20所示，沿第二方向延伸的虚拟直线经过第三过孔V3和第十一过孔V11。

(8)形成第四导电层图案，包括：在形成前述图案的基底上，沉积第四导电薄膜，通过图案化工艺对第四导电薄膜进行图案化，形成第四导电层图案，如图21A和图21B所示，图21A为第四导电层图案的示意图，图21B为形成第四导电层图案后的示意图。

在一种示例性实施例中，如图21A和图21B所示，第四导电层可以包括：第二初始信号线INL2以及位于至少一个像素电路的第一晶体管的第一极T13和第二极T14、第二晶体管的第一极T23和第二极T24、第四晶体管的第一极T43、第五晶体管的第一极T53、第六晶体管的第二极T64、第七晶体管的第一极T73和第二极T74、第八晶体管的第一极T83、第九晶体管的 第一极T93和第一连接电极VL1。

在一种示例性实施例中，如图21A和图21B所示，像素电路的第五晶体管的第一极T53与第一相邻像素电路的第五晶体管的第一极T53为同一电极，像素电路的第五晶体管的第一极T53的形状可以为倒“T”型。

在一种示例性实施例中，如图21A和图21B所示，第七晶体管的第一极T73和第二初始信号线INL2为一体成型结构，第一晶体管的第二极T14和第二晶体管的第二极T24为一体成型结构，第六晶体管的第二极T64和第七晶体管的第二极T74为一体成型结构。

在一种示例性实施例中，如图21A和图21B所示，第一晶体管的第一极T13通过第十三过孔与第一晶体管的有源层连接，且通过第十过孔与第一初始信号线连接，第一晶体管的第二极T14和第二晶体管的第一极T23的一体成型结构通过第十五过孔与有源连接部连接，且通过第八过孔与容的第一极板连接。第二晶体管的第二极T24通过第一过孔与第三晶体管的第一极连接，且通过第十四过孔与第二晶体管的有源层连接。第四晶体管的第一极T43通过第二过孔与第四晶体管的有源层连接。第五晶体管的第一极T53通过第三过孔与第五晶体管的有源层连接，且通过第十一过孔与第二极板连接。第六晶体管的第二极T64和第七晶体管的第二极T74的一体成型结构通过第四过孔与第六晶体管的有源层连接。第七晶体管的第一极T73通过第五过孔与第七晶体管的有源层连接。第八晶体管的第一极T83通过第六过孔与第八晶体管的有源层连接，且通过第十七过孔与第三初始信号线连接。第九晶体管的第一极T93通过第七过孔与第九晶体管的有源层连接，且通过第十二过孔与控制信号线连接。第一连接极VL1通过第九过孔与第八晶体管的控制极和第九晶体管的控制极的一体成型结构连接，且通过第十六过孔与第三复位信号线连接。

在一种示例性实施例中，如图21A和图21B所示，第二初始信号线INL2在基底上的正投影与第一复位信号线和第一扫描信号线在基底上的正投影部分交叠。

在一种示例性实施例中，如图21A和图21B所示，第一晶体管的第二极T14和第二晶体管的第二极T24的一体成型结构在基底上的正投影与有源连 接部、第二扫描信号线和电容的第二极板在基底上的正投影至少部分交叠。

在一种示例性实施例中，如图21A和图21B所示，第五晶体管的第一极在基底上的正投影与电容的第二极板、第三复位信号线、控制信号线、发光信号线和第三初始信号线在基底上的正投影交叠。

在一种示例性实施例中，如图21A和图21B所示，第一连接电极VL1在基底上的正投影与第三复位信号线和第八晶体管的控制极在基底上的正投影至少部分交叠。

在一种示例性实施例中，如图21A和图21B所示，第八晶体管的第一极T83在基底上的正投影与控制信号线、发光信号线和第三初始信号线在基底上的正投影部分交叠。

在一种示例性实施例中，如图21A和图21B所示，第九晶体管的第一极T93在基底上的正投影与控制信号线在基底上的正投影部分交叠。

(9)形成第一平坦层图案，包括：在形成有前述图案的基底上，沉积第七绝缘薄膜，通过图案化工艺对第七绝缘薄膜进行图案化，形成第七绝缘层，在第六绝缘层上涂覆第一平坦薄膜，通过图案化工艺对第一平坦薄膜进行图案化，形成覆盖前述图案的第一平坦层图案，第一平坦层开设有多个过孔图案，如图22所示，图22为形成第一平坦层图案后的示意图。

在一种示例性实施例中，如图22所示，多个过孔图案包括开设在第七绝缘层和第一平坦层上的第十八过孔V18至第二十过孔V20。其中，第十八过孔V18暴露出第四晶体管的第一极，第十九过孔V19暴露出第六晶体管的第二极，第二十过孔V20暴露出第五晶体管的第一极。

(10)形成第五导电层图案，包括：在形成前述图案的基底上，沉积第五导电薄膜，通过图案化工艺对第五导电薄膜进行图案化，形成第五导电层图案，如图23A和图23B所示，图23A为第五导电层图案的示意图，图23B为形成第五导电层图案后的示意图。

在一种示例性实施例中，如图23A和图23B所示，第五导电层可以包括：第一电源线VDDL、数据信号线DL以及第二连接电极VL2。

在一种示例性实施例中，像素电路所连接的数据信号线DL和第一电源 线VDDL位于第二连接电极VL2的同一侧。

在一种示例性实施例中，像素电路所连接的第一电源线VDDL可以包括：相互连接的电源主体部VDDL1和电源连接部VDDL2，其中，电源连接部VDDL2位于电源主体部VDDL1远离数据信号线DL的一侧。像素电路所连接的第一电源线的电源连接部与第二相邻像素电路所连接的第一电源线的电源连接部相互连接。

在一种示例性实施例中，电源主体部VDDL1沿第二方向延伸。

在一种示例性实施例中，电源连接部VDDL2在基底上的正投影与有源连接部、第二扫描信号线、第一扫描信号线和第二初始信号线在基底上的正投影部分交叠。电源连接部VDDL2的形状可以为方形。

在一种示例性实施例中，像素电路所连接的数据信号线DL通过第十八过孔与第四晶体管的第一极电连接，第二连接电极VL2通过第十九过孔与第六晶体管的第二极电连接，像素电路所连接的第一电源线VDDL通过第二十过孔与第五晶体管的第一极电连接。

(10)形成发光结构层，包括：包括：在形成前述图案的基底上，涂覆第二平坦薄膜，对第二平坦薄膜进行图案化，形成第二平坦层图案，在形成前述图案的基底上，沉积阳极薄膜，通过图案化工艺对阳极薄膜进行图案化，形成阳极层图案，在形成前述图案的基底上，沉积像素定义薄膜，通过图案化工艺对像素定义薄膜进行图案化，形成暴露出阳极层图案的像素定义层图案，在形成有像素定义层图案的基底上，涂覆有机发光材料，通过图案化工艺对有机发光材料进行图案化，形成有机结构层图案，在形成有机材料层图案的基底上，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极层。

在一种示例性实施例中，有机结构层可以包括：发光元件的有机发光层。

在一种示例性实施例中，阴极层可以包括：多个发光元件的阴极。

在一种示例性实施例中，第一半导体层可以为非晶硅层或者多晶硅层。

在一种示例示例性实施例中，第二半导体层可以为金属氧化物层。其中，金属氧化物层可以采用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨 和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物或者包含铟或镓和锌的氧化物。金属氧化物层可以单层，或者可以是双层，或者可以是多层。

在一种示例性实施例中，第一导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述导电的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性的，第一导电层的制作材料可以包括：钼。

在一种示例性实施例中，第二导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述导电的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性的，第二导电层的制作材料可以包括：钼。

在一种示例性实施例中，第三导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述导电的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性的，第三导电层的制作材料可以包括：钼。

在一种示例性实施例中，第四导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述导电的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性地，第三导电层可以为钛、铝和钛形成的三层堆叠结构。

在一种示例性实施例中，第五导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述导电的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性地，第四导电层可以为钛、铝和钛形成的三层堆叠结构。

在一种示例性实施例中，阳极层可以采用透明导电材料，如氧化铟镓锌(a-IGZO)、氮氧化锌(ZnON)和氧化铟锌锡(IZTO)中的任意一种或更多种。

在一种示例性实施例中，阴极层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述导电的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性地，第四导电层可以为钛、铝和钛形成的三层堆叠结构。

在一种示例性实施例中，第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层和第七绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。

在一种示例性实施例中，第一平坦层和第二平坦层可以采用有机材料。

本公开实施例通过的显示基板可以适用于任何分辨率的显示产品中。

本公开实施例还提供了一种像素电路的驱动方法，设置驱动像素电路，本公开实施例提供的像素电路的驱动方法可以包括以下步骤：

步骤100、第一控制子电路在第一复位信号端和第二扫描信号端的控制下，向第一节点提供第一初始信号端或第三节点的信号，在第二复位信号端的控制下，向第四节点提供第二初始信号端的信号；

步骤200、第二控制子电路在第三复位信号端和第一扫描信号端的控制下，向第二节点提供第三初始信号端或者数据信号端的信号；

步骤300、第三控制子电路在第三复位信号端的控制下，在显示阶段向第三节点提供第一信号，在非显示阶段向第三节点提供第二信号或者获取第三节点的信号；

步骤400、驱动子电路在第一节点和第二节点的控制下，向第三节点提供驱动电流；

步骤500、发光控制子电路在发光信号端的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号。

像素电路为前述任一个实施例提供的像素电路，实现原理和实现效果类似，在此不再赘述。

本公开实施例还提供了一种显示装置，包括：显示基板。

显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。

在一种示例性实施例中，显示装置可以为：液晶面板、电子纸、OLED面板、有源矩阵有机发光二极管(active-matrix organic light emitting diode，简称AMOLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。

为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。