用于电池保护开关的半导体器件

技术领域

本公开属于半导体技术领域，本公开尤其涉及一种用于电池保护开关的半导体器件。

背景技术

在电池系统中，电池的过度充电和过度放电不仅会降低电池的使用寿命，严重时还会引发爆炸和火灾的安全事故。该电池例如为锂电池组等。

现有技术中的电池系统中的用于电池充放电控制的器件，在电池过度充电或者过度放电的情形下，往往不能彻底地关断充电电流或者放电电路，存在安全隐患。

发明内容

为了解决上述技术问题之一，本公开提供一种用于电池保护开关的半导体器件。

本公开的用于电池保护开关的半导体器件通过以下技术方案实现。

根据本公开的一个方面，提供一种用于电池保护开关的半导体器件，包括：第一元胞区，所述第一元胞区形成有第一MOS晶体管，所述第一MOS晶体管接收第一控制信号以使得所述第一MOS晶体管导通或关断；第二元胞区，所述第二元胞区形成有第二MOS晶体管，所述第二MOS晶体管接收第二控制信号以使得所述第二MOS晶体管导通或关断，所述第一元胞区与所述第二元胞区相邻地设置；以及第三元胞区，所述第三元胞区与所述第二元胞区相邻地设置，所述第三元胞区形成有开关，所述开关接收第三控制信号以进行以下控制：当所述第一MOS晶体管进行关断动作时，所述开关导通以使得所述第二MOS晶体管在所述第一MOS晶体管关断之前进行关断或者在所述第一MOS晶体管关断的同时进行关断。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区包括第一栅极区、第一源极区以及第一漏极区，所述第一元胞区中形成有第一寄生二极管，所述第一寄生二极管形成在所述第一源极区与所述第一漏极区之间。

根据本公开的至少一个实施方式的半导体器件，所述第二元胞区包括第二栅极区、第二源极区以及第一漏极区，所述第二元胞区中形成有第二寄生二极管，所述第二寄生二极管形成在所述第二源极区与所述第一漏极区之间。

根据本公开的至少一个实施方式的半导体器件，所述第一寄生二极管和所述第二寄生二极管构成反向串联结构，所述第一元胞区与所述第二元胞区共用所述第一漏极区。

根据本公开的至少一个实施方式的半导体器件，还包括第四元胞区，所述第四元胞区与所述第一元胞区相邻地设置，第四元胞区中形成有保护二极管，所述第四元胞区包括第一源极区与第二漏极区，所述第四元胞区与所述第一元胞区共用第一源极区，所述第一元胞区的所述第一漏极区与所述第四元胞区的所述第二漏极区能够被连接，使得所述保护二极管与所述第一寄生二极管并联，使得当需要关断所述第二MOS晶体管时，通过在所述保护二极管上形成的电压使得所述第二MOS晶体管被快速关断。

根据本公开的至少一个实施方式的半导体器件，所述第三元胞区包括第三栅极区、第二源极区以及第三漏极区，所述第三元胞区与所述第二元胞区共用所述第二源极区，所述第三元胞区的所述第三漏极区与所述第二元胞区的所述第二栅极区能够被连接。

根据本公开的至少一个实施方式的半导体器件，所述保护二极管为高压二极管。

根据本公开的至少一个实施方式的半导体器件，还包括衬底电极区，所述第一元胞区、第二元胞区、第三元胞区以及所述第四元胞区形成在公共衬底上。

根据本公开的至少一个实施方式的半导体器件，所述第一MOS晶体管为NMOS晶体管，衬底为P型衬底；所述第一元胞区包括第一栅极区、第一源极区以及第一漏极区，所述第一元胞区包括P型衬底以及介质层；所述P型衬底与所述介质层之间至少形成N型漂移区，所述N型漂移区中形成有第一P型阱区，所述第一P型阱区中至少形成第一P型高掺杂区以及第一N型高掺杂区，所述第一P型阱区与所述P型衬底通过所述N型漂移区间隔，所述N型漂移区中形成有第二N型高掺杂区；所述第一源极区形成在所述介质层上，所述第一源极区的至少一部分穿过所述介质层与所述第一N型高掺杂区接触以及与所述第一P型高掺杂区接触；所述第一漏极区形成在所述介质层上，所述第一漏极区的至少一部分穿过所述介质层与所述第二N型高掺杂区接触；所述第一栅极区形成在所述介质层中。

根据本公开的至少一个实施方式的半导体器件，所述第二MOS晶体管为NMOS晶体管，衬底为P型衬底；所述第二元胞区包括第二栅极区、第二源极区以及第一漏极区，所述第二元胞区包括P型衬底以及介质层；所述P型衬底与所述介质层之间至少形成N型漂移区，所述N型漂移区中形成有第二P型阱区，所述第二P型阱区中至少形成第三P型高掺杂区以及第三N型高掺杂区，所述第二P型阱区与所述P型衬底通过所述N型漂移区间隔，所述N型漂移区中形成有第二N型高掺杂区；所述第二源极区形成在所述介质层上，所述第二源极区的至少一部分穿过所述介质层与所述第三N型高掺杂区接触以及与所述第三P型高掺杂区接触；所述第一漏极区形成在所述介质层上，所述第一漏极区的至少一部分穿过所述介质层与所述第二N型高掺杂区接触；所述第二栅极区形成在所述介质层中。

根据本公开的至少一个实施方式的半导体器件，所述第三元胞区包括第三栅极区、第二源极区以及第三漏极区，所述第三元胞区包括P型衬底以及介质层；所述P型衬底与所述介质层之间至少形成N型漂移区，所述N型漂移区中形成有第三P型阱区，所述第三P型阱区中至少形成第四P型高掺杂区以及第四N型高掺杂区，所述第三P型阱区与所述P型衬底通过所述N型漂移区间隔，所述N型漂移区中形成有第五N型高掺杂区；所述第二源极区形成在所述介质层上，所述第二源极区的至少一部分穿过所述介质层与所述第四N型高掺杂区接触以及与所述第四P型高掺杂区接触；所述第三漏极区形成在所述介质层上，所述第三漏极区的至少一部分穿过所述介质层与所述第五N型高掺杂区接触；所述第三栅极区形成在所述介质层中。

根据本公开的至少一个实施方式的半导体器件，所述第四元胞区包括第一源极区与第二漏极区；所述第四元胞区包括P型衬底以及介质层；所述P型衬底与所述介质层之间至少形成N型漂移区，所述N型漂移区中形成有第四P型阱区，所述第四P型阱区中至少形成第六P型高掺杂区，所述第四P型阱区与所述P型衬底通过所述N型漂移区间隔，所述N型漂移区中形成有第六N型高掺杂区；所述第一源极区形成在所述介质层上，所述第一源极区的至少一部分穿过所述介质层与所述第六P型高掺杂区接触；所述第二漏极区形成在所述介质层上，所述第二漏极区的至少一部分穿过所述介质层与所述第六N型高掺杂区接触。

根据本公开的至少一个实施方式的半导体器件，所述衬底上还形成有第五P型高掺杂区，所述衬底电极区形成在所述介质层上，所述衬底电极区的至少一部分穿过所述介质层与所述第五P型高掺杂区接触。

根据本公开的至少一个实施方式的半导体器件，所述第一MOS晶体管为PMOS晶体管，衬底为N型衬底；所述第一元胞区包括第一栅极区、第一源极区以及第一漏极区，所述第一元胞区包括N型衬底以及介质层；所述N型衬底与所述介质层之间至少形成P型漂移区，所述P型漂移区中形成有第一N型阱区，所述第一N型阱区中至少形成第一N型高掺杂区以及第一P型高掺杂区，所述第一N型阱区与所述N型衬底通过所述P型漂移区间隔，所述P型漂移区中形成有第二P型高掺杂区；所述第一源极区形成在所述介质层上，所述第一源极区的至少一部分穿过所述介质层与所述第一P型高掺杂区接触以及与所述第一N型高掺杂区接触；所述第一漏极区形成在所述介质层上，所述第一漏极区的至少一部分穿过所述介质层与所述第二P型高掺杂区接触；所述第一栅极区形成在所述介质层中。

根据本公开的至少一个实施方式的半导体器件，所述第二MOS晶体管为PMOS晶体管，衬底为N型衬底；所述第二元胞区包括第二栅极区、第二源极区以及第一漏极区，所述第二元胞区包括N型衬底以及介质层；所述N型衬底与所述介质层之间至少形成P型漂移区，所述P型漂移区中形成有第二N型阱区，所述第二N型阱区中至少形成第三N型高掺杂区以及第三P型高掺杂区，所述第二N型阱区与所述N型衬底通过所述P型漂移区间隔，所述P型漂移区中形成有第二P型高掺杂区；所述第二源极区形成在所述介质层上，所述第二源极区的至少一部分穿过所述介质层与所述第三P型高掺杂区接触以及与所述第三N型高掺杂区接触；所述第一漏极区形成在所述介质层上，所述第一漏极区的至少一部分穿过所述介质层与所述第二P型高掺杂区接触；所述第二栅极区形成在所述介质层中。

根据本公开的至少一个实施方式的半导体器件，所述第三元胞区包括第三栅极区、第二源极区以及第三漏极区，所述第三元胞区包括N型衬底以及介质层；所述N型衬底与所述介质层之间至少形成P型漂移区，所述P型漂移区中形成有第三N型阱区，所述第三N型阱区中至少形成第四N型高掺杂区以及第四P型高掺杂区，所述第三N型阱区与所述N型衬底通过所述P型漂移区间隔，所述P型漂移区中形成有第五P型高掺杂区；所述第二源极区形成在所述介质层上，所述第二源极区的至少一部分穿过所述介质层与所述第四P型高掺杂区接触以及与所述第四N型高掺杂区接触；所述第三漏极区形成在所述介质层上，所述第三漏极区的至少一部分穿过所述介质层与所述第五P型高掺杂区接触；所述第三栅极区形成在所述介质层中。

根据本公开的至少一个实施方式的半导体器件，所述第四元胞区包括第一源极区与第二漏极区；所述第四元胞区包括N型衬底以及介质层；所述N型衬底与所述介质层之间至少形成P型漂移区，所述P型漂移区中形成有第四N型阱区，所述第四N型阱区中至少形成第六N型高掺杂区，所述第四N型阱区与所述N型衬底通过所述P型漂移区间隔，所述P型漂移区中形成有第六P型高掺杂区；所述第一源极区形成在所述介质层上，所述第一源极区的至少一部分穿过所述介质层与所述第六N型高掺杂区接触；所述第二漏极区形成在所述介质层上，所述第二漏极区的至少一部分穿过所述介质层与所述第六P型高掺杂区接触。

根据本公开的至少一个实施方式的半导体器件，所述衬底上还形成有第五N型高掺杂区，所述衬底电极区形成在所述介质层上，所述衬底电极区的至少一部分穿过所述介质层与所述第五N型高掺杂区接触。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区的介质层与衬底之间的区域，与所述第四元胞区的介质层与衬底之间的区域，通过PN结进行隔离；所述第二元胞区的介质层与衬底之间的区域，与所述第三元胞区的介质层与衬底之间的区域，通过PN结进行隔离；所述第三元胞区的介质层与衬底之间的区域，与衬底电极区与衬底之间的掺杂区，通过PN结进行隔离。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区的介质层与衬底之间的区域，与所述第四元胞区的介质层与衬底之间的区域，通过隔离介质进行隔离；所述第二元胞区的介质层与衬底之间的区域，与所述第三元胞区的介质层与衬底之间的区域，通过隔离介质进行隔离；所述第三元胞区的介质层与衬底之间的区域，与衬底电极区与衬底之间的掺杂区，通过隔离介质进行隔离。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区包括第一源极区、漏极区以及第一栅极区，所述漏极区上形成有N型高掺杂区，所述N型高掺杂区上形成有N型漂移区，所述N型漂移区中形成P型阱区，所述P型阱区中形成有P型高掺杂区，所述P型阱区上形成有N型高掺杂区，所述第一元胞区还包括介质层，所述第一源极区的至少一部分依次穿过所述介质层以及所述N型高掺杂区后与所述P型高掺杂区接触；所述P型阱区中对称地形成两个隔离介质区，每个所述隔离介质区中形成一个所述第一栅极区。

根据本公开的至少一个实施方式的半导体器件，所述第二元胞区包括第二源极区、漏极区以及第二栅极区，所述漏极区上形成有N型高掺杂区，所述N型高掺杂区上形成有N型漂移区，所述N型漂移区中形成P型阱区，所述P型阱区中形成有P型高掺杂区，所述P型阱区上形成有N型高掺杂区，所述第二元胞区还包括介质层，所述第二源极区的至少一部分依次穿过所述介质层以及所述N型高掺杂区后与所述P型高掺杂区接触；所述P型阱区中对称地形成两个隔离介质区，每个所述隔离介质区中形成一个所述第二栅极区。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区与所述第二元胞区共用所述介质层、漏极区以及N型高掺杂区。

根据本公开的至少一个实施方式的半导体器件，至少在所述第一元胞区的P型阱区与所述第二元胞区的P型阱区之间形成有至少一个隔离介质区，隔离介质区中形成有金属浮空区。

根据本公开的至少一个实施方式的半导体器件，至少在所述第一元胞区的P型阱区与所述第四元胞区的P型阱区之间形成有至少一个隔离介质区，隔离介质区中形成有金属浮空区。

根据本公开的至少一个实施方式的半导体器件，所述第一栅极区以及所述第二栅极区均为沟槽栅结构。

根据本公开的至少一个实施方式的半导体器件，所述第一栅极区以及所述第二栅极区均为分离沟槽栅结构。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区以及所述第二元胞区均采用超结结构。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区包括第一源极区、漏极区以及第一栅极区，所述漏极区上形成有P型高掺杂区，所述P型高掺杂区上形成有P型漂移区，所述P型漂移区中形成N型阱区，所述N型阱区中形成有N型高掺杂区，所述N型阱区上形成有P型高掺杂区，所述第一元胞区还包括介质层，所述第一源极区的至少一部分依次穿过所述介质层以及所述P型高掺杂区后与所述N型高掺杂区接触；所述N型阱区中对称地形成两个隔离介质区，每个所述隔离介质区中形成一个所述第一栅极区。

根据本公开的至少一个实施方式的半导体器件，所述第二元胞区包括第二源极区、漏极区以及第二栅极区，所述漏极区上形成有P型高掺杂区，所述P型高掺杂区上形成有P型漂移区，所述P型漂移区中形成N型阱区，所述N型阱区中形成有N型高掺杂区，所述N型阱区上形成有P型高掺杂区，所述第二元胞区还包括介质层，所述第二源极区的至少一部分依次穿过所述介质层以及所述P型高掺杂区后与所述N型高掺杂区接触；所述N型阱区中对称地形成两个隔离介质区，每个所述隔离介质区中形成一个所述第二栅极区。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区与所述第二元胞区共用所述介质层、漏极区以及P型高掺杂区。

根据本公开的至少一个实施方式的半导体器件，至少在所述第一元胞区的N型阱区与所述第二元胞区的N型阱区之间形成有至少一个隔离介质区，隔离介质区中形成有金属浮空区。

根据本公开的至少一个实施方式的半导体器件，至少在所述第一元胞区的N型阱区与所述第四元胞区的N型阱区之间形成有至少一个隔离介质区，隔离介质区中形成有金属浮空区。

根据本公开的至少一个实施方式的半导体器件，所述第一栅极区以及所述第二栅极区均为沟槽栅结构。

根据本公开的至少一个实施方式的半导体器件，所述第一栅极区以及所述第二栅极区均为分离沟槽栅结构。

根据本公开的至少一个实施方式的半导体器件，所述第一元胞区的漂移区的厚度小于所述第二元胞区的漂移区的厚度，使得所述第一元胞区形成的所述第一MOS晶体管具有低耐压性能，所述第二元胞区形成的所述第二MOS晶体管具有高耐压性能。

附图说明

附图示出了本公开的示例性实施方式，并与其说明一起用于解释本公开的原理，其中包括了这些附图以提供对本公开的进一步理解，并且附图包括在本说明书中并构成本说明书的一部分。

图1是本公开的一个实施方式的用于电池保护开关的半导体器件对应的电路结构用于充放电控制装置时的结构示意图。

图2是本公开的一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图3是本公开的一个实施方式的用于电池保护开关的半导体器件的各个元胞区的结构示意图。

图4是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图5是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图6是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图7是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图8是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图9是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

具体实施方式

下面结合附图和实施方式对本公开作进一步的详细说明。可以理解的是，此处所描述的具体实施方式仅用于解释相关内容，而非对本公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本公开相关的部分。

需要说明的是，在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本公开的技术方案。

除非另有说明，否则示出的示例性实施方式/实施例将被理解为提供可以在实践中实施本公开的技术构思的一些方式的各种细节的示例性特征。因此，除非另有说明，否则在不脱离本公开的技术构思的情况下，各种实施方式/实施例的特征可以另外地组合、分离、互换和/或重新布置。

在附图中使用交叉影线和/或阴影通常用于使相邻部件之间的边界变得清晰。如此，除非说明，否则交叉影线或阴影的存在与否均不传达或表示对部件的具体材料、材料性质、尺寸、比例、示出的部件之间的共性和/或部件的任何其它特性、属性、性质等的任何偏好或者要求。此外，在附图中，为了清楚和/或描述性的目的，可以夸大部件的尺寸和相对尺寸。当可以不同地实施示例性实施例时，可以以不同于所描述的顺序来执行具体的工艺顺序。例如，可以基本同时执行或者以与所描述的顺序相反的顺序执行两个连续描述的工艺。此外，同样的附图标记表示同样的部件。

当一个部件被称作“在”另一部件“上”或“之上”、“连接到”或“结合到”另一部件时，该部件可以直接在所述另一部件上、直接连接到或直接结合到所述另一部件，或者可以存在中间部件。然而，当部件被称作“直接在”另一部件“上”、“直接连接到”或“直接结合到”另一部件时，不存在中间部件。为此，术语“连接”可以指物理连接、电气连接等，并且具有或不具有中间部件。

为了描述性目的，本公开可使用诸如“在……之下”、“在……下方”、“在……下”、“下”、“在……上方”、“上”、“在……之上”、“较高的”和“侧(例如，如在“侧壁”中)”等的空间相对术语，从而来描述如附图中示出的一个部件与另一(其它)部件的关系。除了附图中描绘的方位之外，空间相对术语还意图包含设备在使用、操作和/或制造中的不同方位。例如，如果附图中的设备被翻转，则被描述为“在”其它部件或特征“下方”或“之下”的部件将随后被定位为“在”所述其它部件或特征“上方”。因此，示例性术语“在……下方”可以包含“上方”和“下方”两种方位。此外，设备可被另外定位(例如，旋转90度或者在其它方位处)，如此，相应地解释这里使用的空间相对描述语。

这里使用的术语是为了描述具体实施例的目的，而不意图是限制性的。如这里所使用的，除非上下文另外清楚地指出，否则单数形式“一个(种、者)”和“所述(该)”也意图包括复数形式。此外，当在本说明书中使用术语“包含”和/或“包括”以及它们的变型时，说明存在所陈述的特征、整体、步骤、操作、部件、组件和/或它们的组，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、部件、组件和/或它们的组。还要注意的是，如这里使用的，术语“基本上”、“大约”和其它类似的术语被用作近似术语而不用作程度术语，如此，它们被用来解释本领域普通技术人员将认识到的测量值、计算值和/或提供的值的固有偏差。

图1是本公开的一个实施方式的用于电池保护开关的半导体器件对应的电路结构用于充放电控制装置时的结构示意图。其中，50即为用于电池保护开关的半导体器件对应的电路结构。

如图1所示，该充放电控制装置可以包括VDD产生器10、电压采集单元20、逻辑控制电路30、驱动单元40及充放电控制开关50(可以通过本公开的用于电池保护开关的半导体器件实现)。

VDD产生器10可以连接电池/电池组的最高电压，以便根据该最高电压来生成充放电控制装置内部所需的电压VDD。

电压采集单元20可以用于采集电池/电池组的电压，当为电池组的情况下，电压采集单元20可以用于采集每节电池的电压。

逻辑控制电路30可以根据所采集的电池/电池组的电压来生成控制信号。当然逻辑控制电路30附加地可以根据充电电流和放电电流来生成控制信号。

驱动单元40根据逻辑控制电路30的控制信号来提供驱动充放电控制开关50的信号。

充放电控制开关50则根据收到的开关控制信号来对充电电流和放电电流进行控制。

以NMOS晶体管为例，其中，充放电控制开关50可以包括用作放电开关的低耐压NMOS晶体管100、用作充电开关的高耐压NMOS晶体管200和开关NMOS晶体管300。

低耐压NMOS晶体管100和高耐压NMOS晶体管200可以串联在电池/电池组的高压侧也可以串联至电池/电池组的低压侧，并且二者的串联顺序没有限定。

在本实施方式中，以低耐压NMOS晶体管100和高耐压NMOS晶体管200串联至电池/电池组的低压侧为例进行说明，并且以低耐压NMOS晶体管100的源极S1连接电池/电池组的低压端为例进行说明。

低耐压NMOS晶体管100的栅极G1接收来自驱动单元40的放电控制信号OD，高耐压NMOS晶体管200的栅极G2接收来自驱动单元40的充电控制信号OC，低耐压NMOS晶体管100的漏极D1与高耐压NMOS晶体管200的漏极D2连接。低耐压NMOS晶体管100具有第一寄生二极管D1，高耐压NMOS晶体管200具有第二寄生二极管D2。

第一高压保护二极管D1的正端连接至低耐压NMOS晶体管100的源极，第一高压保护二极管D1的负端连接至低耐压NMOS晶体管100的漏极。

开关NMOS晶体管300的漏极与高耐压NMOS晶体管200的栅极连接，开关NMOS晶体管300的源极与高耐压NMOS晶体管200的源极连接。开关NMOS晶体管300的源极和漏极之间可以连接有第一电阻R1。

开关NMOS晶体管300的栅极接收来自驱动单元40的电流信号OB，并且开关NMOS晶体管300的栅极通过第二电阻R2连接至高耐压NMOS晶体管200的源极。开关NMOS晶体管300可以为低耐压的形式，并且可以做到尺寸很小。

低耐压NMOS晶体管100的源极连接至电池/电池组的低压端B-，而高耐压NMOS晶体管200的源极连接至外部负载或充电器的低压端P-。本领域的技术人员也应当理解，高耐压NMOS晶体管200的源极连接至电池/电池组的低压端B-，而第一低耐压NMOS晶体管100的源极连接至外部负载或充电器的低压端P-，其也能实现相同的功能。同理，其连接至电池/电池组的高压侧也可以实现相同的功能。

低耐压NMOS晶体管100的耐压值可以为1.8～7V，即V

低耐压NMOS晶体管100为低耐压类型的晶体管，如果这样，在低耐压NMOS晶体管100关断时，如果高耐压NMOS晶体管200在关断的过程中不能及时关断(例如在低耐压NMOS晶体管100关断之前或者同时)，高耐压NMOS晶体管200保持导通状态，这样P-端的电压将会施加至低耐压NMOS晶体管100的漏极。由于在低耐压NMOS晶体管100和高耐压NMOS晶体管200关闭的过程中，P-端的电压将会上升至P+端的电压值。

由于高耐压NMOS晶体管200不能及时关闭，这样将会使得上升的P-端的电压值施加至低耐压NMOS晶体管100的漏极，同时由于低耐压NMOS晶体管100为低耐压类型的晶体管，如果高电压施加至其漏极的情况下，势必会造成低耐压NMOS晶体管100的损坏。

通过设置一个开关(开关NMOS晶体管300的形式)，来使得高耐压NMOS晶体管200在关断的过程中及时关断(例如在低耐压NMOS晶体管100关断之前或者同时)。从而使得上升的P-端的电压值不会施加至低耐压NMOS晶体管100的漏极，而是施加至高耐压NMOS晶体管200的漏极(因为高耐压NMOS晶体管200为高耐压类型的晶体管，因此高压不会造成高耐压NMOS晶体管200的损坏)。

对于实际的高耐压NMOS晶体管200而言，其栅极G与源极S之间存在寄生电容，由于该寄生电容的存在，即便在V

通过串联至高耐压NMOS晶体管200的栅极和源极之间的开关，以便高耐压NMOS晶体管200需要关断时，使其快速关断(使得寄生电容快速放电)。

在高耐压NMOS晶体管200需要关断时，驱动电压提供电流信号OB，电流OB流经第二电阻R2，则通过第二电阻R2形成电压，该电压大于开关NMOS晶体管300的栅源电压V

此外，在低耐压NMOS晶体管100的源极和漏极之间串联有高压保护二极管D3的目的在于，当低耐压NMOS晶体管100关断，而高耐压NMOS晶体管200没有及时关断时，P-端的高电压将会施加至低耐压NMOS晶体管100的漏极，高压保护二极管D3在此将会起到保护作用，高压将使得高压保护二极管D3反向击穿，从而避免了低耐压NMOS晶体管100的损坏。这是因为高压保护二极管D3被反向击穿，从而避免低耐压NMOS晶体管100的漏极电压不会过高。

从B-端到P-端的串联NMOS晶体管的导通电阻值为：

R

又因为低耐压NMOS晶体管100为低耐压NMOSFET，低耐压NMOSFET的物理结构无需低掺杂耐压漂移区，也就是说，对于低耐压NMOSFET而言，R

所以，对于同样的物理尺寸的NMOSFET，R

图2是本公开的一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图3是本公开的一个实施方式的用于电池保护开关的半导体器件的各个元胞区的结构示意图。

如图2和图3所示，用于电池保护开关的半导体器件，包括：第一元胞区(MNLV1)，第一元胞区(MNLV1)形成有第一MOS晶体管，第一MOS晶体管接收第一控制信号以使得第一MOS晶体管导通或关断；

第二元胞区(MNHV2)，第二元胞区(MNHV2)形成有第二MOS晶体管，第二MOS晶体管接收第二控制信号以使得第二MOS晶体管导通或关断，第一元胞区与第二元胞区相邻地设置；以及

第三元胞区(MN3)，第三元胞区与第二元胞区相邻地设置，第三元胞区形成有开关，开关接收第三控制信号以进行以下控制：当第一MOS晶体管进行关断动作时，开关导通以使得第二MOS晶体管在第一MOS晶体管关断之前进行关断或者在第一MOS晶体管关断的同时进行关断。

根据本公开的优选实施方式，第一元胞区包括第一栅极区G1、第一源极区S1以及第一漏极区D，第一元胞区中形成有第一寄生二极管D1，第一寄生二极管D1形成在第一源极区S1与第一漏极区D之间。

根据本公开的优选实施方式，第二元胞区包括第二栅极区G2、第二源极区S2以及第一漏极区D，第二元胞区中形成有第二寄生二极管D2，第二寄生二极管D2形成在第二源极区S2与第一漏极区D之间。

如图2和图3所示，第一寄生二极管D1和第二寄生二极管D2构成反向串联结构，第一元胞区(MNLV1)与第二元胞区(MNHV2)共用第一漏极区D。

如图3所示，半导体器件还包括第四元胞区(D3)，第四元胞区(D3)与第一元胞区(MNLV1)相邻地设置，第四元胞区中形成有保护二极管D3，第四元胞区包括第一源极区S1与第二漏极区D，第四元胞区与第一元胞区共用第一源极区S1，第一元胞区的第一漏极区D与第四元胞区的第二漏极区D能够被连接，使得保护二极管D3与第一寄生二极管D1并联，使得当需要关断第二MOS晶体管时，通过在保护二极管D3上形成的电压使得第二MOS晶体管被快速关断。

如图3所示，第三元胞区(MN3)包括第三栅极区G3、第二源极区S2以及第三漏极区G2，第三元胞区与第二元胞区共用第二源极区S2，第三元胞区的第三漏极区G2与第二元胞区的第二栅极区G2能够被连接。

上述各个实施方式中，保护二极管D3为高压二极管。

如图2和图3所示，半导体器件还包括衬底电极区B。第一元胞区、第二元胞区、第三元胞区以及第四元胞区形成在公共衬底(Psub)上。

根据本公开的一个实施方式，半导体器件的第一MOS晶体管为NMOS晶体管，衬底为P型衬底(Psub)；第一元胞区(MNLV1)包括第一栅极区G1、第一源极区S1以及第一漏极区D，第一元胞区包括P型衬底以及介质层；P型衬底与介质层之间至少形成N型漂移区ND，N型漂移区ND中形成有第一P型阱区PW，第一P型阱区PW中至少形成第一P型高掺杂区P+以及第一N型高掺杂区N+，第一P型阱区PW与P型衬底通过N型漂移区ND间隔，N型漂移区ND中形成有第二N型高掺杂区N+；第一源极区S1形成在介质层上，第一源极区S1的至少一部分穿过介质层与第一N型高掺杂区N+接触以及与第一P型高掺杂区P+接触；第一漏极区D形成在介质层上，第一漏极区D的至少一部分穿过介质层与第二N型高掺杂区N+接触；第一栅极区G1形成在介质层中。

第二MOS晶体管为NMOS晶体管，衬底为P型衬底；第二元胞区(MNHV2)包括第二栅极区G2、第二源极区S2以及第一漏极区D，第二元胞区包括P型衬底以及介质层；P型衬底与介质层之间至少形成N型漂移区ND，N型漂移区ND中形成有第二P型阱区PW，第二P型阱区PW中至少形成第三P型高掺杂区P+以及第三N型高掺杂区N+，第二P型阱区PW与P型衬底通过N型漂移区ND间隔，N型漂移区ND中形成有第二N型高掺杂区N+；第二源极区S2形成在介质层上，第二源极区S2的至少一部分穿过介质层与第三N型高掺杂区N+接触以及与第三P型高掺杂区P+接触；第一漏极区D形成在介质层上，第一漏极区D的至少一部分穿过介质层与第二N型高掺杂区N+接触；第二栅极区G2形成在介质层中。

第三元胞区(MN3)包括第三栅极区G3、第二源极区S2以及第三漏极区(G2)，第三元胞区包括P型衬底以及介质层；P型衬底与介质层之间至少形成N型漂移区ND，N型漂移区ND中形成有第三P型阱区PW，第三P型阱区PW中至少形成第四P型高掺杂区P+以及第四N型高掺杂区N+，第三P型阱区PW与P型衬底通过N型漂移区ND间隔，N型漂移区ND中形成有第五N型高掺杂区N+；第二源极区S2形成在介质层上，第二源极区S2的至少一部分穿过介质层与第四N型高掺杂区N+接触以及与第四P型高掺杂区P+接触；第三漏极区G2形成在介质层上，第三漏极区G2的至少一部分穿过介质层与第五N型高掺杂区N+接触；第三栅极区G3形成在介质层中。

第四元胞区(D3)包括第一源极区S1与第二漏极区D；第四元胞区包括P型衬底以及介质层；P型衬底与介质层之间至少形成N型漂移区ND，N型漂移区ND中形成有第四P型阱区PW，第四P型阱区PW中至少形成第六P型高掺杂区P+，第四P型阱区PW与P型衬底通过N型漂移区ND间隔，N型漂移区ND中形成有第六N型高掺杂区N+；第一源极区S1形成在介质层上，第一源极区S1的至少一部分穿过介质层与第六P型高掺杂区P+接触；第二漏极区D形成在介质层上，第二漏极区D的至少一部分穿过介质层与第六N型高掺杂区N+接触。

其中，N+区的掺杂浓度大于ND区的掺杂浓度，P+区的掺杂浓度大于PW区的掺杂浓度。

其中，源极区可以为金属材料，介质层为氧化层，衬底电极区为金属材料，栅极区可以为多晶硅，P型高掺杂区为进行了P型掺杂的硅，P型阱区为进行了P型掺杂的硅，N型高掺杂区为进行了N型掺杂的硅，N型阱区为进行了N型掺杂的硅，N型漂移区ND为进行了N型掺杂的硅，漏极区可以为金属材料。

如图2和图3所示，第一元胞区中，PW区与ND区之间构成第一寄生二极管D1，第二元胞区中，PW区与ND区之间构成第二寄生二极管D2，第四元胞区中，PW区与ND区之间构成保护二极管D3。

上述各个实施方式中，衬底(Psub)上还形成有第五P型高掺杂区P+，衬底电极区B形成在介质层上，衬底电极区B的至少一部分穿过介质层与第五P型高掺杂区P+接触。

上述各个实施方式中，半导体器件的MOS晶体管均为NMOS晶体管，本领域技术人员应当理解，MOS晶体管也可以设计成PMOS晶体管，如果将MOS晶体管设计成PMOS晶体管，上述各个实施方式中的“P型”与“N型”互换，即可形成多个实施方式的采用PMOS晶体管的用于电池保护开关的半导体器件。

图2和图3示出的实施方式中，第一元胞区的介质层与衬底之间的区域，与第四元胞区的介质层与衬底之间的区域，通过隔离介质进行隔离；第二元胞区的介质层与衬底之间的区域，与第三元胞区的介质层与衬底之间的区域，通过隔离介质进行隔离；第三元胞区的介质层与衬底之间的区域，与衬底电极区与衬底之间的掺杂区，通过隔离介质进行隔离。

其中，隔离介质可以采用氧化层。

图4是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图4中，第一元胞区的介质层与衬底之间的区域，与第四元胞区的介质层与衬底之间的区域，通过PN结进行隔离；第二元胞区的介质层与衬底之间的区域，与第三元胞区的介质层与衬底之间的区域，通过PN结进行隔离；第三元胞区的介质层与衬底之间的区域，与衬底电极区与衬底之间的掺杂区，通过PN结进行隔离。

通过由衬底(Psub)延伸出的区域在漂移区中延伸并延伸至介质层，从而在第一元胞区的介质层与衬底之间的区域，与第四元胞区的介质层与衬底之间的区域，之间，形成PN结；第二元胞区的介质层与衬底之间的区域，与第三元胞区的介质层与衬底之间的区域，之间，形成PN结；第三元胞区的介质层与衬底之间的区域，与衬底电极区与衬底之间的掺杂区，之间，形成PN结。

图5是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图5中的器件结构采用了Loscos结构设计。

图6是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图6中的器件结构采用了RESURF结构设计。

图7是本公开的又一个实施方式的用于电池保护开关的半导体器件的结构示意图。

图7中示出了一个实施方式的用于电池保护开关的半导体器件的局部结构，包括第一元胞区(MNLV1)与第二元胞区(MNHV2)的结构。

图8中示出了一个实施方式的用于电池保护开关的半导体器件的局部结构，包括第一元胞区(MNLV1)与第二元胞区(MNHV2)的结构。

图9中示出了一个实施方式的用于电池保护开关的半导体器件的局部结构，包括第一元胞区(MNLV1)与第二元胞区(MNHV2)的结构。

如图7所示，对第一元胞区(MNLV1)与第二元胞区(MNHV2)采用VDMOS设计。

如图7所示，第一元胞区包括第一源极区S1、漏极区D以及第一栅极区G1，漏极区D上形成有N型高掺杂区N+，N型高掺杂区N+上形成有N型漂移区，N型漂移区中形成P型阱区，P型阱区中形成有P型高掺杂区，P型阱区上形成有N型高掺杂区，第一元胞区还包括介质层，第一源极区S1的至少一部分依次穿过介质层以及N型高掺杂区后与P型高掺杂区接触；P型阱区中对称地形成两个隔离介质区，每个隔离介质区中形成一个第一栅极区G1。

第二元胞区包括第二源极区S2、漏极区D以及第二栅极区G2，漏极区D上形成有N型高掺杂区N+，N型高掺杂区N+上形成有N型漂移区，N型漂移区中形成P型阱区，P型阱区中形成有P型高掺杂区，P型阱区上形成有N型高掺杂区，第二元胞区还包括介质层，第二源极区S2的至少一部分依次穿过介质层以及N型高掺杂区后与P型高掺杂区接触；P型阱区中对称地形成两个隔离介质区，每个隔离介质区中形成一个第二栅极区G2。

如图7所示，第一元胞区与第二元胞区共用介质层、漏极区以及N型高掺杂区N+。

优选地，至少在第一元胞区的P型阱区PW与第二元胞区的P型阱区PW之间形成有至少一个隔离介质区，隔离介质区中形成有金属浮空区。

优选地，至少在第一元胞区的P型阱区PW与第四元胞区的P型阱区PW之间形成有至少一个隔离介质区，隔离介质区中形成有金属浮空区。

优选地，第一元胞区(MNLV1)的漂移区ND的厚度小于第二元胞区(MNHV2)的漂移区ND的厚度，使得第一元胞区形成的第一MOS晶体管具有低耐压性能，第二元胞区形成的第二MOS晶体管具有高耐压性能。

图7中的第一栅极区G1以及第二栅极区G2均为沟槽栅结构。

图8中的第一栅极区G1以及第二栅极区G2均为分离沟槽栅结构。

图9中，第一元胞区以及第二元胞区均采用超结结构。

图7至图9示出的实施方式中，半导体器件的MOS晶体管均为NMOS晶体管，本领域技术人员应当理解，MOS晶体管也可以设计成PMOS晶体管，如果将MOS晶体管设计成PMOS晶体管，图7至图9示出的实施方式中的“P型”与“N型”互换，即可形成多个实施方式的采用PMOS晶体管的用于电池保护开关的半导体器件。

本领域技术人员应当理解，上述各个实施方式中，D区、N+区、ND区、PW区、G区、S区、B区、N区、N+区、P+区、介质层、隔离介质等的大小、形状均是示例性的，本领域技术人员对大小、形状的适当调整，均落入本公开的保护范围。

本领域的技术人员应当理解，上述实施方式仅仅是为了清楚地说明本公开，而并非是对本公开的范围进行限定。对于所属领域的技术人员而言，在上述公开的基础上还可以做出其它变化或变型，并且这些变化或变型仍处于本公开的范围内。