栅极电极的半导体元件

技术领域

本申请案主张美国第17/844,971及17/845,776号专利申请案的优先权(即优先权日为“2022年6月21日”)，其内容以全文引用的方式并入本文中。

本公开关于一种半导体元件。特别是有关于一种具有为不同导电类型掺杂物的栅极电极的半导体元件。

背景技术

随着电子产业的快速发展，集成电路(ICs)的发展已经达到高效能以及小型化。在IC材料以及设计的技术进步产生了数个世代的ICs，而其每一世代均具有比上一世代更小、更复杂的电路。

动态随机存取存储器(DRAM)将数据的每一位元存储在一集成电路内的一单独电容器中。通常，一DRAM以每一个单元的一个电容器以及一个晶体管而排列成一正方形阵列。一种垂直晶体管已经针对4F

上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一第一栅极电极以及一第二栅极电极。该第一栅极电极设置在该基底上。该第一栅极电极掺杂有为一第一导电类型的一第一掺杂物。该第二栅极电极，设置在该基底上。该第二栅极电极掺杂有为一第二导电类型的一第二掺杂物，该第二导电类型不同于该第一导电类型。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底、多个第一栅极电极以及多个第二栅极电极。该多个第一栅极电极以及该多个第二栅极电极呈一阵列配置而且其中至少一个设置在该基底上。中该等第一栅极电极掺杂有为一第一导电类型的多个第一掺杂物。该等第二栅极电极掺杂有为一第二导电类型的多个第二掺杂物，该第二导电类型不同于该第一导电类型。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一基底；形成多个栅极电极在该基底上；掺杂具有为一第一导电类型的一第一掺杂物的该多个栅极电极的一第一部分；以及掺杂具有为一第二导电类型的一第二掺杂物的该多个栅极电极的一第二部分，且该第二导电类型不同于该第一导电类型。

本公开的该等实施例提供一种半导体元件，该半导体元件具有为不同导电类型的掺杂物的栅极电极，借此改良一晶体管的临界电压。因此，当包括具有不同导电类型的掺杂物的栅极电极的晶体管导通时，可测量不同的电流，以确定一较低的逻辑值“0”以及一较高的逻辑值“1”。结果，本公开的半导体元件可经配置以产生用于识别的一编码。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

借由参考详细描述以及权利要求而可以获得对本公开一更完整的理解。本公开还应理解为与图式的元件编号相关联，而图式的元件编号在整个描述中代表类似的元件。

图1A是顶视示意图，例示本公开一些实施例的半导体元件的布局。

图1B是剖视示意图，例示本公开一些实施例如图1A所示的半导体元件沿剖线A-A’的剖面。

图2A是剖视示意图，例示本公开一些实施例的半导体元件的栅极结构。

图2B是剖视示意图，例示本公开一些实施例的半导体元件的栅极结构。

图3是顶视示意图，例示本公开一些实施例的半导体元件。

图4是示意图，例示本公开一些实施例对应如图3所示的半导体元件的逻辑信息。

图5是流程示意图，例示本公开一些实施例的半导体元件的制备方法。

图6A、图7A、图8A、图9A、图10A、图11A、图12A及图13A是示意图，例示本公开一些实施例的半导体元件的制备方法的一例子的一或多个阶段。

图6B、图7B、图8B、图9B、图10B、图11B、图12B及图13B是剖视示意图，例示分别沿着图6A、图7A、图8A、图9A、图10A、图11A、图12A及图13A的剖线B-B’的剖面。

其中，附图标记说明如下：

100：半导体元件

102：基底

110-1：晶体管

110-2：晶体管

111：主动区

112：主动区

113：主动区

114：主动区

121：栅极结构

122：栅极结构

141：通道区

142：通道区

150：介电层

161：导电接触点

162：导电接触点

163：导电接触点

171：导电接触点

172：导电接触点

181：掺杂物

200：半导体元件

202：基底

210-1：栅极电极

210-2：栅极电极

220：阵列

221：列

222：列

223：列

224：列

250：介电层

250o1：开口

250o2：开口

250o3：开口

250o4：开口

250o5：开口

261：导电接触点

262：导电接触点

263：导电接触点

271：导电接触点

272：导电接触点

300：逻辑信息

321：位元串

322：位元串

323：位元串

324：位元串

400：制备方法

402：步骤

404：步骤

406：步骤

408：步骤

410：步骤

412：步骤

414：步骤

416：步骤

1211：栅极电介质

1212：栅极电极

1221：栅极电介质

1222：栅极电极

1311：掺杂区

1312：掺杂区

1313：掺杂区

1321：掺杂区

1322：掺杂区

1323：掺杂区

1331：掺杂区

1332：掺杂区

1333：掺杂区

1341：掺杂区

1342：掺杂区

1343：掺杂区

2111：栅极电极

2112：栅极电极

2113：栅极电极

2114：栅极电极

2115：栅极电极

2121：栅极电极

2122：栅极电极

2123：栅极电极

2124：栅极电极

2125：栅极电极

2131：栅极电极

2132：栅极电极

2133：栅极电极

2134：栅极电极

2135：栅极电极

2141：栅极电极

2142：栅极电极

2143：栅极电极

2144：栅极电极

2145：栅极电极

A1：面积

A2：面积

D1：掺杂物

D2：掺杂物

E1：光罩

E2：光罩

M1：感光材料

o1：开口

o2：开口

P1：掺杂制程

P2：掺杂制程

具体实施方式

现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中具有通常知识者都认为是通常会发生的。元件编号可在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。

应当理解，当一个元件被称为“连接到(connected to)”或“耦接到(coupled to)”另一个元件时，则该初始元件可直接连接到或耦接到另一个元件，或是其他中间元件。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

应当理解，在本公开的描述中，使用的术语“大约”(about)改变本公开的成分、组成或反应物的数量，意指例如借由用于制备浓缩物或溶液的典型测量以及液体处理程序而可能发生的数量变化。再者，在测量程序中的疏忽错误、用于制造组合物或实施方法的成分的制造、来源或纯度的差异等可能会导致变化。在一方面，术语“大约”(about)是指在报告数值的10％以内。在另一个方面，术语“大约”(about)是指在报告数值的5％以内。进而，在另一方面，术语“大约”(about)是指在所报告数值的10、9、8、7、6、5、4、3、2或1％以内。

图1A是顶视示意图，例示本公开一些实施例的一半导体元件结构100的一布局。

在一些实施例中，半导体元件100可适用于多个半导体元件，其可包括主动元件及/或被动元件。主动元件可包括一存储器元件(例如动态随机存取存储器(DRAM)元件、一次性可编程(OTP)存储器元件、一静态随机存取存储器(SRAM)元件等)、一电源管理元件(例如电源管理集成电路(PMIC)元件)、一逻辑元件(例如系统上芯片(SoC)、中央处理单元(CPU)、图形处理单元(GPU)、应用处理器(AP)、微控制器等)、一射频(RF)元件、一感应器元件、一微机电系统(MEMS)元件、一信号处理元件(例如数字信号处理(DSP)元件)、一前端元件(例如模拟前端(AFE)元件)或其他主动元件。被动元件可包括一电容器、一电阻器、一电感器、一熔丝或其他被动元件。

在一些实施例中，半导体元件100可应用于一存储器、存储器元件、存储器晶粒、存储器芯片或其他元件。半导体元件100可为存储器、存储器元件、存储器晶粒或存储器芯片的一部分。举例来说，存储器可为一DRAM或一OTP存储器。在一些实施例中，DRAM可为一双倍数据速率第四代(DDR4)DRAM。在一些实施例中，存储器可包括一或多个存储器单元(或存储器位元、存储器块)。

如图1A所示，半导体元件100可包括一基底102、主动区111、112、113与114、栅极结构121与122，以及掺杂区1311、1312、1313、1321、1322、1323，1331、1332、1333、1341、1342与1343。

主动区111-114的其中至少一个可沿一X轴延伸。主动区111-114的其中至少一个可沿着一Y轴配置并间隔开。主动区111-114可位在基底102内。两个相邻的主动区111-114可以借由一绝缘结构(图未示)而间隔开。举例来说，该绝缘结构可为一浅沟槽隔离(STI)、硅的局部氧化(LOCOS)结构或任何其他适合的绝缘结构。

栅极结构121与122的其中至少一个可设置在基底102上。栅极结构121与122的其中至少一个可沿Y轴延伸。栅极结构121与122的其中至少一个可沿着X轴配置并间隔开。

掺杂区1311-1343的其中至少一个可设置在基底102中。在一些实施例中，掺杂区1312、1322、1332与1342的其中至少一个的面积A2可超过掺杂区1311、1321、1331、1341、1313、1323、1333与1343的面积A1。在一些实施例中，掺杂区1311、1312与1313以及栅极结构121与122可界定两个晶体管。举例来说，掺杂区1311、1312与栅极结构121可包括在一第一晶体管中，且掺杂区1312、1313与栅极结构122可包括在一第二晶体管中。掺杂区1312可为上述两个晶体管的一共用源极或一共用漏极。

图1B是剖视示意图，例示本公开一些实施例如图1A所示的半导体元件100沿剖线A-A’的剖面。

如图1B所示，栅极结构121与122可设置在基底102上。掺杂区1311、1312与1313可设置或形成在基底102内。在一些实施例中，掺杂区1311、1312与栅极结构121可界定一晶体管110-1。在一些实施例中，掺杂区1312、1313与栅极结构122可界定一晶体管110-2。晶体管110-1可包括在掺杂区1311与1312之间的一通道区141。晶体管110-2可包括在掺杂区1312与1313之间的一通道区142。在一些实施例中，掺杂区1312可为晶体管110-1与110-2的一共用源极或一共用漏极。

半导体元件100可包括多个间隙子(图未示)。间隙子可设置在栅极结构121与122的侧表面上。间隙子可包括一单层结构或一多层结构。间隙子可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、其他介电材料或其组合。

在一些实施例中，晶体管110-1与110-2的其中至少一个可为一N型金属氧化物半导体(NMOS)或P型金属氧化物半导体(PMOS)。在一些实施例中，掺杂区1311、1312与1313的其中至少一个可包括p型掺杂物，例如硼(B)、其他III族元素或其任何组合。在一些实施例中，掺杂区1311、1312与1313的其中至少一个可包括n型掺杂物，例如砷(As)、磷(P)、其他V族元素或其任意组合。

半导体元件100还可包括一介电层150。介电层150可包括氧化硅(SiO

半导体元件100还可包括导电接触点161、162、163、171与172。导电接触点161可电性连接到掺杂区1311。导电接触点162可电性连接到掺杂区1312。导电接触点163可电性连接到掺杂区1313。导电接触点171可电性连接到栅极结构121。导电接触点172可电性连接到栅极结构122。导电接触点可包括导电材料，例如钨(W)、铜(Cu)、铝(Al)、钽(Ta)、钼(Mo)、氮化钽(TaN)、钛、氮化钛(TiN)或类似物，及/或其组合。

在一些实施例中，栅极结构121与122可掺杂有不同导电类型的掺杂物。举例来说，栅极结构121的栅极电极可掺杂有p型掺杂物，且栅极结构122的栅极电极可掺杂有n型掺杂物。

图2A及图2B是剖视示意图，例示本公开一些实施例的半导体元件100的栅极结构121与122。

如图2A及图2B所示，栅极结构121可包括一栅极电介质1211以及在栅极电介质1211上方的一栅极电极1212。栅极结构122可包括一栅极电介质1221以及在栅极电介质1221上方的一栅极电极1222。

栅极电介质1211与1221的其中至少一个可具有一单层或一多层结构。在一些实施例中，栅极电介质1211与1221的其中至少一个可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、其他介电材料或其组合。在一些实施例中，栅极电介质1211与1221的其中至少一个则为一多层结构，其包括一界面层与一高k(介电常数大于4)介电层。该界面层可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、其他介电材料或其组合。该高k介电层可包括高k介电材料，例如HfO

在一些实施例中，栅极电极1212与1222的其中至少一个可包括一电荷捕捉材料。如本文所用，电荷可指电子与电洞电荷。如本文所用，电荷捕捉材料可指可限制电子(或电洞)移动的一材料。在一些实施例中，栅极电极1212与1222的其中至少一个可包括一半导体材料或其他适合的材料。在一些实施例中，栅极电极1212与1222的其中至少一个可包括多晶硅或其他适合的半导体材料。

如图2A所示，掺杂物181可掺杂在栅极结构121中。在一些实施例中，掺杂物181可掺杂在栅极结构121的栅极电极1212中。在一些实施例中，通道区141并未掺杂掺杂物181或没有掺杂掺杂物。在一些实施例中，通道区141没有掺杂物182。在一些实施例中，栅极介电质1211与1221的其中至少一个没有掺杂物181。如图2B所示，掺杂物182可掺杂在栅极结构122中。在一些实施例中，掺杂物182可掺杂在栅极结构122的栅极电极1222中。在一些实施例中，通道区142没有掺杂物182。在一些实施例中，通道区142没有掺杂物181。在一些实施例中，栅极介电质1211与1221的其中至少一个没有掺杂物182。在一些实施例中，掺杂物181可为一第一导电类型，例如一p型。在一些实施例中，掺杂物182可为不同于该第一导电类型的一第二导电类型，例如一n型。

在一些实施例中，掺杂物181与182可用来修改晶体管110-1与110-2的临界电压。晶体管110-1具有一第一临界电压。晶体管110-2具有一第二临界电压。在一些实施例中，晶体管110-1的该第一临界电压可不同于晶体管110-2的该第二临界电压。在一些实施例中，晶体管110-1的该第一临界电压可低于晶体管110-2的该第二临界电压。

请往回参考图1B，在一些实施例中，掺杂区1311可接收一更高的电压，例如1.2V，掺杂区1312可电性连接到接地，且掺杂区1313可电性浮接。在此情况下，当晶体管110-1导通时可产生一第一电流。

在一些实施例中，掺杂区1311可为电性浮接，掺杂区1312可电性连接到接地，且掺杂区1313可接收一更高的电压，例如1.2V。在此情况下，当晶体管110-2导通时可产生一第二电流。

由于晶体管110-1与110-2的临界电压不同，因此该第一电流与该第二电流不同。在一些实施例中，可基于晶体管导通时的该电流以确定为例如“1”与“0”的类的逻辑值。意即，当晶体管110-1或110-2导通时，可确定为高逻辑值“1”或低逻辑值“0”。举例来说，当晶体管110-1导通时，确定为一高逻辑值“1”，而当晶体管110-2导通时，确定为一低逻辑值“0”。

此外，半导体元件100可包含一电容(图未示)，用以存储逻辑值“1”或“0”。举例来说，在一读取操作期间，可确立电性耦合到或连接到栅极结构121或122的一字元线，以导通晶体管110-1或110-2。致能晶体管110-1或110-2允许经由一位元线而借由一感测放大器读取跨经该电容器的两端的该电压。在一写入操作期间，当确立该字元线时，可在该位元线上提供所要写入的数据。

在一比较的半导体元件中，晶体管的临界电压借由烧入栅极介电质进行改变。在本发明的实施例中，可借由在栅极电极中掺杂不同导电类型的掺杂物以改变临界电压。具有n型掺杂物或p型掺杂物的栅极结构的排列(或分布)可借由一定制的光罩进行预先确定，该光罩可确定逻辑值“1”或“0”的排列(或分布)。结果，半导体元件100可经配置以产生用于识别的一编码。

图3是顶视示意图，例示本公开一些实施例的一半导体元件200。应当理解，为了简洁，图3中省略一些元件，且半导体元件200还可包括其他元件。

如图3所示，半导体元件200可包括栅极电极2111、2112、2113、2114、2115、2121、2122、2123、2124、2125、2131、2132、2133、2134、2135、2141、2142、2143、2144与2145的一阵列220。栅极电极2111-2145的其中至少一个可包括在晶体管中。

阵列220可包括行221、222、223与224。行221-224的其中至少一个可包括五个栅极电极。行的数量以及在一行中的栅极电极的数量仅是举例，且本公开公开并不意旨以此为限。栅极电极2111-2145的图案(或点)可用于识别将何种类型的掺杂物杂到栅极电极2111-2145中。举例来说，栅极电极2111、2112、2113、2114、2115、2121、2124、2125、2131、2132、2135、2143与2145可在其中掺杂n型掺杂物，并可以分组为“栅极电极210-1”。栅极电极2122、2123、2133、2134、2141、2142与2144可在其中具有p型掺杂物的掺杂物，并且可以分组为“栅极电极210-2”。

在一些实施例中，行221-224可具有不同数量的栅极电极210-1与210-2。举例来说，行221可具有五个栅极电极210-1，行222可具有三个栅极电极210-1。在一些实施例中，行221-224可具有不同数量的栅极电极210-2。举例来说，行223可具有两个栅极电极210-2，行224可具有三个栅极电极210-2。

如前所述，当栅极电极掺杂不同类型的掺杂物时，可改变晶体管的临界电压。意即，一个包括栅极电极210-1的晶体管以及另一个包括栅极电极210-2的晶体管可具有不同的临界电压。举例来说，包括栅极电极210-1的晶体管可具有一较高的临界电压，并且包括栅极电极210-2的晶体管可具有一较低的临界电压。因此，当包括栅极电极210-1的晶体管导通时，可测量到一较低的电流，以确定一较低的逻辑值“0”。当包括栅极电极210-2的晶体管导通时，可测量到一更高的电流，以确定一更高的逻辑值“1”。

在一些实施例中，每一行221-224可具有栅极电极210-1与210-2的不同配置(或分布)。栅极电极210-1与210-2的配置可经配置以存储信息或数据。存储的信息或数据可在一处理器读取或执行时产生编码、一功能或一标识。参考图4，对应于如图3所示的半导体元件200的逻辑信息300可以包括位元串321、322、323与324。位元串321-324的其中至少一个可包括由逻辑值“0”、“1”及其组合所组成的五个逻辑值。举例来说，位元串321可由“0”、“0”、“0”、“0”、“0”依序所组成，位元串322可由“0”、“1”、“1”、“0”以及“0”依序所组成。

在一些实施例中，逻辑信息300的一部分可用作识别的一编码。举例来说，一行逻辑信息300可作为识别的一编码。在其他实施例中，逻辑信息300的一部分可用作用于识别的一编码。在一些实施例中，逻辑信息300的2×2阵列可以用作用于识别的一编码。在2×2阵列中，4位元数据可由逻辑值“0”与“1”的16个排列来表示，其中至少一个对应于栅极电极210-1与210-2的排列。请往回参考图3，栅极电极2121、2122、2131与2132可借界定2×2阵列，并分别对应于逻辑值“0”、“1”、“0”与“0”。一阵列的逻辑值的排列可作为识别的一编码。上述阵列可为M×N阵列，其中M与N的其中至少一个为一实数或一正整数。

在其他实施例中，栅极电极210-1与210-2可用于执行逻辑运算，例如一XOR逻辑运算(或其互补XNOR)、一NAND逻辑运算(或其互补AND)或一NOR逻辑运算(或其互补OR)。举例来说，当一电路包括栅极电极210-1及/或210-2时，可实现识别OR功能、NAND功能以及XNOR功能，这三个操作分别是上述逻辑操作的互补操作。

图5是流程示意图，例示本公开一些实施例的一半导体元件的制备方法400。

制备方法400开始步骤402，其提供一基底。

制备方法400以步骤404继续，其中形成多个栅极结构。至少一个栅极结构可包括一栅极介电质以及形成在其上的一栅极电极。步骤404还可包括形成多个掺杂区在该基底中以界定多个晶体管。一些掺杂区可为两个相邻晶体管的一共用源极或一共用漏极。步骤404还可包括在形成一介电层在该基底上方以覆盖该栅极电极。

制备方法400以步骤406继续，其中形成该介电层的多个开口。该等开口可暴露该等掺杂区及/或该等栅极电极。

制备方法400以步骤408继续，其中提供一第一光罩。该第一光罩暴露该等栅极电极的一第一部分，而该等栅极电极的一第二部分被该第一光罩所覆盖。步骤408还可包括以一第一导电类型的掺杂物掺杂该等栅极电极的该第一部分。步骤408还可包括形成一感光材料以覆盖该介电层。该感光材料经过该第一光照而暴露，形成由该感光材料所界定的多个第一开口。具有该第一导电类型的掺杂物可经由该感光材料的该等第一开口而掺杂到该等栅极电极的该第一部分中。

制备方法400以步骤410继续，其中移除该第一光罩。此外，移除该感光材料。暴露该等栅极电极的该第一部分与该等栅极电极的该第二部分。

制备方法400以步骤412继续，其中提供一第二光罩。该第二光罩暴露出该等栅极电极的该第二部分，而该等栅极电极的该第一部分被该第二光罩所覆盖。步骤412还可包括用不同于该第一导电类型的一第二导电类型的掺杂物对该等栅极电极的该第二部分进行掺杂。步骤412还可包括形成一感光材料以覆盖该介电层。该感光材料经由该第二光罩而暴露，形成由该感光材料所界定的多个第二开口。具有该第二导电类型的掺杂物可以经由该等第二开口而掺杂到该等栅极电极的该第二部分中。

制备方法400以步骤414继续，其中移除该第二光罩。此外，移除该感光材料。暴露该等栅极电极的该第一部分与该等栅极电极的该第二部分。

制备方法400以步骤416继续，其中形成多个导电通孔以填充该介电层的该等开口，借此生产该半导体元件。

制备方法400可用于确定具有不同导电类型的掺杂物的该等栅极电极的一排列(或分布)，借此确定逻辑值“1”或“0”的排列(或分布)。结果，制备方法400可经配置以产生用于识别的一编码。

制备方法400仅是例子，并不意旨在将本公开限制在权利要求权利要求中明确记载的范围之外。可在制备方法400的每一个步骤之前、期间或之后提供额外的步骤，并且对于方法的额外实施例，可替换、消除或移动所描述的一些步骤。在一些实施例中，制备方法400可包括图5中未描绘的另一步骤。在一些实施例中，制备方法400可包括图5中所描绘的一或多个步骤。

图6A、图7A、图8A、图9A、图10A、图11A、图12A及图13A是示意图，例示本公开一些实施例的半导体元件的制备方法的一例子的一或多个阶段；以及图6B、图7B、图8B、图9B、图10B、图11B、图12B及图13B是剖视示意图，例示分别沿着图6A、图7A、图8A、图9A、图10A、图11A、图12A及图13A的剖线B-B’的剖面。应当理解，为了简洁，图6B、图7B、图8B、图9B、图10B、图11B、图12B以及图13B中省略一些元件。

请参考图6A及图6B，提供一基底202。基底202可具有一井区(图未示)。多个绝缘结构(图未示)可形成在该基底中。作为一个例子，形成该绝缘结构可包括一微影制程，以暴露该基底的一部分、蚀刻一沟槽在该基衬底的暴露部分中(例如借由使用一干式蚀刻及/或一湿式蚀刻)、用一或多种介电材料填充该沟槽(例如借由使用一化学气相沉积制程)，以及借由一研磨制程，例如化学机械研磨(CMP)制程，而平坦化该基底并移除该介电材料的多余部分。在一些例子中，所填充的沟槽可具有一多层结构，例如一热氧化物衬垫层以及氮化硅或氧化硅的多个填充层。

请参考图7A及图7B，形成多个栅极结构。至少一个栅极结构可包括栅极电极2111-2145的其中之一。栅极电极2111-2145的制作技术可包含化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、低压化学气相沉积(LPCVD)或其他适合的制程。例如2311、2312与2313的掺杂区可形成在基底202中。掺杂区2312的面积可超过掺杂区2311或2313的面积。掺杂区2311、栅极电极2123以及掺杂区2312可用于界定一晶体管220-1。掺杂区2312、栅极电极2124以及掺杂区2313可用于界定一晶体管220-2。在一些实施例中，掺杂区2312可为晶体管220-1与220-2的一共用源极或一共用漏极。可在基底202上方形成一介电层250以覆盖栅极电极2123与2124。介电层250的制作技术可包含CVD、ALD、PVD、LPCVD或其他适合的制程。

请参图8A及图8B，形成开口250o1、250o2、250o3、250o4与250o5。开口250o1穿透介电层250并暴露掺杂区2311。开口250o2穿透介电层250的一部分并暴露栅极电极2123。开口250o3穿透介电层250并暴露掺杂区2312。开口250o4穿透介电层250的一部分并暴露栅极电极2124。开口250o5穿透介电层250并暴露掺杂区2313。开口250o1-250o5的制作技术可包含蚀刻制程，例如一干式蚀刻或一湿式蚀刻。在其他实施例中，开口250-1-250-5可在不同的步骤中所形成，本公开并非用于进行限制。

请参考图9A及图9B，提供一光罩E1。光罩E1暴露该等栅极电极的一部分，例如栅极电极2111、2112、2113、2114、2115、2121、2124、2125、2131、2132、2135、2143与2145。该等栅极电极的其他部分，例如栅极电极2122、2123、2133、2134、2141、2142与2144则被光罩E1所覆盖。

在一些实施例中，一感光材料M1可形成在介电层250上。感光材料M1可包括一负性光阻或一正性光阻。感光材料M1可经由光罩E1而暴露，形成多个开口o1以暴露栅极电极2111、2112、2113、2114、2115、2121、2124、2125、2131、2132、2135、2143与2145。可执行一掺杂制程P1以用掺杂物D1掺杂栅极电极2111、2112、2113、2114、2115、2121、2124、2125、2131、2132、2135、2143与2145。在一些实施例中，掺杂物D1可为一第一导电类型，例如n型。掺杂物D1可经由该等开口o1而掺杂到栅极电极2111、2112、2113、2114、2115、2121、2124、2125、2131、2132、2135、2143与2145中。在一些实施例中，开口250o1、250o2、250o3与250o5可填充有感光材料M1或其他适合的材料。在其他实施例中，开口250o1、250o3与250o5可在栅极电极2111-2145掺杂有不同导电类型的掺杂物之后而形成。

请参考图10A及图10B，可移除光罩E1与感光材料M1。可暴露栅极电极2111-2145。掺杂有掺杂物D1的栅极电极可分组为“栅极电极210-1”。

请参考图11A及图11B，提供一光罩E2。在一些实施例中，光罩E2的图案可不同于光罩E1的图案。光罩E2暴露部分栅极电极，例如栅极电极2122、2123、2133、2134、2141、2142与2144。用掺杂物D1掺杂的栅极电极的其他部分，例如栅极电极2111、2112、2113、2114、2115、2121、2124、2125、2131、2132、2135、2143与2145则被光罩E2所覆盖。

在一些实施例中，一感光材料M2可形成在介电层250上。感光材料M2可包括一负性光阻或一正性光阻。感光材料M2可经由光罩E2而暴露，形成多个开口o2以暴露栅极电极2122、2123、2133、2134、2141、2142与2144。可执行一掺杂制程P2以用掺杂物D2掺杂栅极电极2122、2123、2133、2134、2141、2142与2144。在一些实施例中，掺杂物D2可为一第二导电类型，例如p型。掺杂物D2可经由该等开口o2而掺杂到栅极电极2122、2123、2133、2134、2141、2142与2144中。在一些实施例中，开口250o1、250o3、250o4与250o5可填充有感光材料M2或其他适合的材料。

请参考图12A及图12B，可移除光罩E2与感光材料M2。可暴露栅极电极2111-2145。掺杂有掺杂物D2的栅极电极可分组为“栅极电极210-2”。

请参考图13A及图13B，可形成导电接触点261、262、263、271与272以填充开口250o1-250o5，借此制造半导体元件200。导电接触点261、262、263、271与272的制作技术可包含例如一PVD制程。

图6A-13A及图6B-13B所示的各阶段可用于确定栅极电极210-1与210-2的排列(或分布)，借此确定逻辑值“1”或“0”。结果，半导体元件200可经配置以产生用于识别的一编码。

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一第一栅极电极以及一第二栅极电极。该第一栅极电极设置在该基底上。该第一栅极电极掺杂有为一第一导电类型的一第一掺杂物。该第二栅极电极，设置在该基底上。该第二栅极电极掺杂有为一第二导电类型的一第二掺杂物，该第二导电类型不同于该第一导电类型。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底、多个第一栅极电极以及多个第二栅极电极。该多个第一栅极电极以及该多个第二栅极电极呈一阵列配置而且其中至少一个设置在该基底上。该等第一栅极电极掺杂有为一第一导电类型的多个第一掺杂物。该等第二栅极电极掺杂有为一第二导电类型的多个第二掺杂物，该第二导电类型不同于该第一导电类型。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一基底；形成多个栅极电极在该基底上；掺杂具有为一第一导电类型的一第一掺杂物的该多个栅极电极的一第一部分；以及掺杂具有为一第二导电类型的一第二掺杂物的该多个栅极电极的一第二部分，且该第二导电类型不同于该第一导电类型。

本公开的该等实施例提供一种半导体元件，该半导体元件具有为不同导电类型的掺杂物的栅极电极，借此改良一晶体管的临界电压。因此，当包括具有不同导电类型的掺杂物的栅极电极的晶体管导通时，可测量不同的电流，以确定一较低的逻辑值“0”以及一较高的逻辑值“1”。结果，本公开的半导体元件可经配置以产生用于识别的一编码。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。