浮动节点存储器元件及其浮动节点存储器单元的形成方法

交叉引用

此申请案有关于共同申请(co-pending)案的美国专利申请案(Attorney DocketNo.PLR-09-25201.02P)，其标题为“Method And Apparatus For Analog Floating-GateMemory Cell”，申请日为2021年10月11日，申请号为17/498,694，此美国专利申请案的全部内容皆以引用的方式并入本申请案中。

技术领域

本发明涉及电子电路领域。更具体地，本发明的实施例针对非易失性存储器。本文描述的一些实施例应用于模拟非易失性存储器单元装置和方法。然而，这里描述的装置和方法也可以用于涉及将数字信息存储在嵌入式非易失性存储器的应用中。

背景技术

电子可擦除可编程只读存储器(EEPROM)装置和闪存装置是非易失性存储装置，即使在它们的电源中断时也保留它们的存储数据。已经有多种非易失性存储器元件的各种存储器单元结构发展来提高性能。非易失性存储器元件的典型单位存储器单元采用堆叠闸结构，包括顺序堆叠在半导体衬底的浮闸、闸间介电层和控制闸。

随着电子系统随着半导体元件制造技术的发展而改进，复杂的集成电路变得更加普遍，并且通常包括嵌入式非易失性存储器。嵌入式非易失性存储器是内置在集成电路(例如微控制器、系统单芯片(SOC)和其他集成电路)中的小型存储器，用于存储数据。嵌入式非易失性存储器可存储数据，用于系统信息更新、数据加密、编程、电路参数修整(trimming)、识别和冗余等目的。最近，浮闸元件在模拟存储器、模拟和数字电路元件和自适应处理元件有新应用。

尽管嵌入式非易失性存储器被广泛使用，但已知的嵌入式非易失性存储器经常遭受许多缺点。例如，已知的嵌入式非易失性存储器通常需要复杂的制造工艺并且在存储器单元的数据存储能力有限。

因此，需要一改进方法和系统以解决上述问题。

发明内容

本发明的实施例提供了一种浮动节点非易失性存储器元件和方法。在一些实施例中，存储器单元包含金属氧化物半导体(MOS)晶体管、穿隧元件和金属-绝缘体-金属 (MIM)电容器。浮动节点由金属氧化物半导体晶体管中的第一浮动栅极、穿隧元件中的第二浮动栅极和金属-绝缘体-金属电容器的顶板组成。一些实施例提供了用于连接到外部可编程电压源以操作此装置的电路。以下将描述本发明的装置结构、制造所述装置的方法和操作所述装置的方法。

与已知的非易失性技术相比，本发明有许多益处。例如，本发明提供了一种延用已知工艺技术的简单制造工艺。在一些实施例中，所述方法提供了与标准互补式金属氧化物半导体(CMOS)工艺和商业代工厂提供的标准选项兼容的制造工艺。在一些实施例中，非易失性元件结构提供显着更大的电荷存储能力。大容量电荷存储能力在模拟数据处理应用中很有用，也有利于在存储器单元操作中提供更大的裕度。在一些实施例中，使用外部可编程电压源可以简化集成电路芯片，并在操作装置时提供更大的灵活性。此外，高压介面电路可以保护装置免受过应力。根据实施例，可以实现这些益处中的一个或多个。这些益处和其他益处将在整个说明书中更详细地描述并且更具体地在下文中描述。

根据本发明的一些实施例，一种浮动节点存储器元件包含一P型金属氧化物半导体(PMOS)晶体管、一穿隧元件以及一金属-绝缘体-金属(MIM)电容器。P型金属氧化物半导体晶体管包含第一多晶硅栅极，所述第一多晶硅栅极位于第一N型井区上方的栅极氧化物上方的第一多晶硅栅极。穿隧元件包含第二多晶硅栅极，所述第二多晶硅栅极位在第二N型井区上方的穿隧氧化物上方。金属-绝缘体-金属电容器包含导电顶板和底板，所述底板是第(N-1)层金属互连的一部分，其中N是大于或等于3的整数。其中，所述第一多晶硅栅极、所述第二多晶硅栅极和所述金属-绝缘体-金属电容器的所述导电顶板通过第N层金属互连的一部分耦接在一起以形成所述浮动节点存储器元件的浮动节点。其中，所述浮动节点存储器元件被配置为通过P型金属氧化物半导体晶体管中的热电子注入来编程，以及通过所述穿隧元件中的穿隧来擦除，其中所述金属-绝缘体-金属电容器的所述底板作为控制栅极。

根据本发明的一些实施例，本发明提供一种浮动节点存储器元件包含一金属氧化物半导体(MOS)晶体管、一穿隧元件以及一金属-绝缘体-金属(MIM)电容器。金属氧化物半导体晶体管包含位于第一井区中的第一多晶硅栅极、源极区和漏极区。穿隧元件包含在第二井区中的第二多晶硅栅极。金属-绝缘体-金属电容器包含形成在金属互连层中的导电顶板和底板。其中，所述浮动节点存储器元件包含：浮动节点，包含耦接在一起的所述第一多晶硅栅极、所述第二多晶硅栅极、以及所述金属-绝缘体-金属电容器的所述导电顶板；控制节点，位于所述金属-绝缘体-金属电容器的所述底板；擦除节点，位于所述第二井区中；源极节点，位于所述金属氧化物半导体晶体管的所述源极区；漏极节点，位于所述金属氧化物半导体晶体管的所述漏极区。

根据本发明的一些实施例，本发明提供一种浮动节点存储器单元的形成方法，包含：在P型衬底中形成第一N型井区和第二N型井区；在所述第一N型井区形成P型源极区与P型漏极区、以及N型接触区；在所述第二N型井区中形成N型接触区；形成覆盖所述第一N型井区和所述第二N型井区的闸氧化层；在所述闸氧化层上沉积多晶硅层；图案化所述多晶硅层，以在所述第一N型井区形成第一多晶硅栅极，在所述第二 N型井区形成第二多晶硅栅极；形成包含N层金属互连的互连结构，其中N为大于或等于3的整数；在第(N-1)层金属互连中形成金属-绝缘体-金属电容器的底板；在所述第(N-1)层和第N层金属互连之间形成所述金属-绝缘体-金属电容器的顶板。

根据本发明的一些实施例，本发明提供一种非易失性存储器元件包含浮动节点存储器单元、高压输入节点以及高压开关电路。浮动节点存储器单元包含：P型金属氧化物半导体晶体管，具有第一多晶硅栅极；穿隧元件，具有第二多晶硅栅极；金属- 绝缘体-金属电容器，包含形成在金属互连层中的导电顶板和底板，其中，所述第一多晶硅栅极、所述第二多晶硅栅极、与所述金属-绝缘体-金属电容的所述导电顶板耦接在一起形成浮动节点。高压输入节点用于耦接到可编程高压源。高压开关电路耦接到高压输入节点，用于提供电压信号以执行：在所述P型金属氧化物半导体晶体管中所述第一多晶硅栅极的热电子编程；以及在所述穿隧元件中的所述第二多晶硅栅极的穿隧擦除。

根据本发明的一些实施例，本发明提供一种非易失性存储器元件包含浮动节点存储器单元、高压输入节点以及高压开关电路。浮动节点存储器单元设置在集成电路 (IC)中，所述浮动节点存储器单元包含浮动节点、控制节点、擦除节点、源极节点以及漏极节点。高压输入节点用于耦接到所述集成电路外部的外部可编程高压源。高压开关电路耦接到所述高压输入节点，用于提供电压信号以执行：对所述浮动节点的电荷进行热电子编程；以及从所述浮动节点穿隧擦除电荷。高压开关电路包含P型金属氧化物半导体晶体管M1、M2、M3和M4，以及N型金属氧化物半导体晶体管M5、M6、 M7、M8和M9，所述P型金属氧化物半导体晶体管M1与M3、以及所述N型金属氧化物半导体晶体管M5、M7与M9串联耦接在所述高压输入节点和接地节点之间，所述N 型金属氧化物半导体晶体管M9的漏极节点耦接到所述N型金属氧化物半导体晶体管 M9的源极节点，所述P型金属氧化物半导体晶体管M2与M4、以及所述N型金属氧化物半导体晶体管M6与M8串联耦接在所述高压输入节点和所述接地节点之间，所述P 型金属氧化物半导体晶体管M4和所述N型金属氧化物半导体晶体管M6之间的节点提供高压信号给所述非易失性存储器元件，所述P型金属氧化物半导体晶体管M1和M2 耦接形成电流镜，所述P型金属氧化物半导体晶体管M3的栅极节点耦接所述P型金属氧化物半导体晶体管M4的栅极节点，所述P型金属氧化物半导体晶体管M3的栅极节点和所述P型金属氧化物半导体晶体管M4的栅极节点耦接到电源，所述N型金属氧化物半导体晶体管M5的栅极节点和所述N型金属氧化物半导体晶体管M6的栅极节点耦接电源电压，所述N型金属氧化物半导体晶体管M7的栅极节点和所述N型金属氧化物半导体晶体管M8的栅极节点分别耦接到控制信号以及控制信号的补码。

根据本发明的一些实施例，本发明提供一种非易失性存储器元件的操作方法，包含：提供一浮动节点存储器单元，其中所述浮动节点存储器单元包含P型金属氧化物半导体晶体管、穿隧元件和金属-绝缘体-金属电容器，其中所述P型金属氧化物半导体晶体管具有第一多晶硅栅极，所述穿隧元件具有第二多晶硅栅极，所述金属-绝缘体-金属电容器包含形成在金属互连层中的导电顶板和底板，其中，所述第一多晶硅栅极、所述第二多晶硅栅极与所述金属-绝缘体-金属电容器的所述导电顶板耦接在一起形成浮动节点；将可编程高压源耦接到高压输入节点，所述高压输入节点耦接到用于提供高压信号的高压开关电路；将所述高压开关电路的输出端耦接到所述浮动节点；在第一斜升时间内将所述可编程高压源斜坡上升到第一高压；将所述第一高压维持第一持续时间以执行擦除操作；将所述高压开关电路的输出端耦接到所述浮动节点；在第二斜升时间内将所述可编程高压源斜坡上升到第二高压；将所述第二高电压维持第二持续时间以执行编程操作。

附图说明

图1是说明本发明一些实施例的浮动节点存储器元件的简化截面图。

图2是说明本发明一些实施例的用于形成浮动节点存储器单元的方法的简化流程图。

图3是说明本发明一些实施例的非易失性存储器阵列的一部分的简化示意图。

图4以及图5是说明本发明一些实施例的用于对存储器阵列进行编程的信号的模拟波形图。

图6是说明本发明一些实施例的高压(HV)转换开关电路(transfer switchcircuit)的示意图。

图7是说明本发明一些实施例的y-解码器行选择通过晶体管(select passtransistor) 和行偏压电路的示意图。

图8是说明本发明一些实施例的传感放大器读取电路的简化示意图。

图9是说明与图8中的传感放大器读取电路800中的电流比较器810相关联的信号的模拟波形图。

附图标号

100:浮动节点存储器元件

110:P型金属氧化物半导体晶体管

111:第一多晶硅栅极

112:栅极氧化物

113:第一N型井区

115:源极节点

116:漏极节点

120:穿隧元件

121:第二多晶硅栅极

122:穿隧氧化物

123:第二N型井区

125:擦除节点

130:金属-绝缘体-金属电容器

131:顶板

131:导电顶板

132:底板

133:介电层

141:金属互连MN的部分

142、MN:金属互连

300:非易失性存储器元件

301、302:多工器

610:高压开关电路

610:第一高压开关电路

620:第二高压开关电路

630:控制逻辑

710、M1、M2、M3、M4、M5、M6、M7、M8、M9、M0:晶体管

710:传输晶体管

720:行偏压电路

800:读出放大器读取电路

810:电流比较器

CG:控制栅极

eraseb、erase、VCCH、VPP、Vhv:电压信号

FG:浮动节点

I1、I2、I3:反相器

ICELL、IREF:电流

MOS晶体管

MX1、MX2:传输闸

VTUN、VSRC、VFG、VD、VCG:电压

具体实施方式

图1是本发明一些实施例的浮动节点存储器元件的简化截面图。如图1所示，浮动节点存储器元件100设置在p型衬底，例如硅衬底中。浮动节点存储器元件100包含P 型金属氧化物半导体(PMOS)晶体管110，其包含在第一N型井区113上方的栅极氧化物 112上方的第一多晶硅栅极111。浮动节点存储器元件100还包含穿隧元件120，所述穿隧元件120包含在第二N型井区123之上的穿隧氧化物122之上的第二多晶硅栅极121。浮动节点存储器元件100还包含金属-绝缘体-金属(MIM)电容器130，金属-绝缘体-金属电容器130包含导电顶板131和作为第(N-1)层金属互连M(N-1)的一部分的底板132。如本文所述，N是大于或等于3的整数。标准互补式金属氧化物半导体(CMOS)工艺的特征通常在于形成在衬底中的元件上方的互连金属层和多晶硅栅极或互连层的数量。例如，N层金属CMOS工艺包含第一层金属M1、第二层金属M2、...以及顶层金属MN，其中N是整数。紧接在顶层金属MN下方的金属层通常称为顶下一(top-minus-1)层，或 M(N-1)。在本文中金属互连(Interconnect)也称为金属互连层。

在浮动节点存储器元件100中，第一多晶硅栅极111、第二多晶硅栅极121和金属-绝缘体-金属电容器130的导电顶板131耦合在一起以形成浮动节点存储器元件100的浮动节点。在图1中，浮动节点标记为FG，与浮动节点相关的电压标记为VFG。在图 1的实施例中，第一多晶硅栅极111、第二多晶硅栅极121和金属-绝缘体-金属电容器 130的导电顶板131通过第N层金属互连MN的部分141耦接在一起以形成存储器元件的浮动节点。金属-绝缘体-金属电容器130的导电顶板131与第一多晶硅栅极111和第二多晶硅栅极121的连接还包含第一、第二、…和第(N-1)层金属互连(interconnect)。

图1中的浮动节点存储器元件100可通过P型金属氧化物半导体晶体管110中的热电子注入来编程并通过穿隧元件120中的穿隧来擦除，其中金属-绝缘体-金属电容器 130的底板132作为控制栅极CG(在本文中又称为控制节点)，具有相关的电压VCG。

在一些实施例中，如图1所示，第一多晶硅栅极111和第二多晶硅栅极121通过第二层金属互连142连接。在一些实施例中，如图1所示，第一多晶硅栅极111和第二多晶硅栅极121通过第一层金属互连(图中未显示)连接。在一些实施例中，浮动节点存储器元件的特征在于单个多晶硅层，并且第一多晶硅栅极111和第二多晶硅栅极121 都形成在单个多晶硅层中。在这种情况下，第一多晶硅栅极是单多晶硅层的第一部分，第二多晶硅栅极是单多晶硅层的第二部分。在一些情况下，第一多晶硅栅极111和第二多晶硅栅极121通过形成在单个多晶硅层中的多晶硅线连接。

在一些实施例中，金属-绝缘体-金属电容器130设置在P型金属氧化物半导体晶体管110和穿隧元件120上方。金属-绝缘体-金属电容器130可以制成与P型金属氧化物半导体晶体管110和穿隧元件120的组合面积一样大而不会增加存储器单元的尺寸。在一些实施例中，金属-绝缘体-金属电容器的面积为浮动节点存储器元件面积的50％至 90％。

在一些实施例中，金属-绝缘体-金属电容器130的导电顶板131由设置在第(N-1)层金属互连和第N层金属互连之间的氮化钛(TiN)材料制成。例如，在一个实施例中， CMOS工艺是四层(N＝4)金属工艺。金属-绝缘体-金属电容器130的导电顶板131由氮化钛材料制成，设置在第三层金属互连和第四层金属互连之间。

在一些实施例中，上述存储器元件可以使用标准的单多晶硅CMOS工艺来制造。金属-绝缘体-金属电容器通常由代工厂提供为标准CMOS工艺的一个选项。如上所述，在一些实施例中，金属-绝缘体-金属电容器的面积为浮动节点存储器元件面积的50％至90％。因此，这里描述的浮动节点存储器元件可以使用更简单的工艺制造，并且可以提供比标准非易失性存储器技术(例如闪存电子可擦除可编程只读存储器 (EEPROM)工艺)大得多的电荷存储容量。在一些实施例中，穿隧氧化物122和栅极氧化物112可以在同一栅极氧化物工艺中形成，进一步简化了制造工艺。

图2是说明本发明一些实施例的用于形成浮动节点存储器单元的方法的简化流程200。如图2所示，此方法可归纳如下。

步骤210:在P型衬底中形成第一N型井区和第二N型井区。

步骤220:在第一N型井区中形成P型源极区与P型漏极区、以及N型接触区。

步骤230:在第二N型井区中形成N型接触区。

步骤240:在闸氧化层上沉积多晶硅层。

步骤250:图案化多晶硅层以在第一N型井区形成第一多晶硅栅极以及在第二N型井区形成第二多晶硅栅极。

步骤260:形成包含N层金属互连的互连结构，其中N是大于或等于3的整数。

步骤270:在第(N-1)层金属互连中形成金属-绝缘体-金属电容器的底板。

步骤280:在第(N-1)层和第N层金属互连之间形成金属-绝缘体-金属电容器的顶板。

上述工艺顺序提供了本发明实施例用于形成浮动节点存储器单元的方法。所述方法使用多个步骤的组合。在不脱离本发明权利要求的范围的情况下，还可以提供其他替代方案，例如添加步骤、移除一个或多个步骤、或者以不同顺序执行一个或多个步骤。本方法的更多细节在整个本说明书中说明，更具体地在下文中说明。

在一些实施例中，所述方法还包含通过在金属-绝缘体-金属电容器的顶板、第一多晶硅栅极和第二多晶硅栅极之间第N层金属互连形成连接。

在一些实施例中，所述方法还包含在第二层金属互连中形成第一多晶硅栅极和第二多晶硅栅极之间的连接。

在一些实施例中，所述方法还包含在第一层金属互连中形成第一多晶硅栅极和第二多晶硅栅极之间的连接。

在一些实施例中，所述方法还包含使用氮化钛(TiN)材料形成金属-绝缘体-金属电容器的顶板。

在一些实施例中，所述方法还包含在第一N型井区中形成P型金属氧化物半导体晶体管的P型源极区和P型漏极区。

在一些实施例中，所述方法还包含在第二N型井区中形成穿隧元件的N型接触区。

在一些实施例中，所述方法还包含在第二N型井区中形成穿隧元件的N型接触区，作为浮动节点存储器单元的穿隧节点。

请参阅回图1，浮动节点存储器元件100包含浮动节点FG、控制节点CG、擦除节点125、源极节点115以及漏极节点116。浮动节点FG包含耦合在一起的第一多晶硅栅极111、第二多晶硅栅极121、以及金属-绝缘体-金属电容器130的导电顶板131，控制节点CG位于金属-绝缘体-金属电容器130的底板132。具有电压VTUN的擦除节点125 位于第二井区123中，源极节点115位于P型金属氧化物半导体晶体管110的源极区，漏极节点116位于P型金属氧化物半导体晶体管110的漏极区。浮动节点存储器元件100 可通过在金属氧化物半导体晶体管中的热电子注入来编程并且通过穿隧元件中的穿隧来擦除，其中金属-绝缘体-金属电容器的底板作为控制栅极。更多细节如下所述。

如图1所示，P型金属氧化物半导体晶体管110的第一多晶硅栅极111是连接到电荷存储电容器的浮动节点以及穿隧元件120。在所述示例中，金属氧化物半导体穿隧元件120是N型井底板上的N+多晶硅栅极。电荷存储电容器是金属-绝缘体-金属电容器 130，其形成在CMOS工艺的金属层中。金属-绝缘体-金属电容器通常形成在顶部金属层以及其下面的金属层之间。对于一些工艺，金属-绝缘体-金属电容器可以形成在较低相邻金属层之间。在一些实施例中，金属-绝缘体-金属电容器130的顶板131是薄金属层，例如氮化钛层，其沉积在薄介电层133的顶部。对于这种情况，电容器可以覆盖整个存储器单元，因此可提供比相同尺寸的已知浮闸存储器单元更多的电荷存储。

在图1，P型金属氧化物半导体晶体管110(也称为PFET 110)的源极连接到电压VSRC，漏极连接到电压VD，而栅极连接到浮闸连接以及电压VFG。如图1所示，在本实施例中，P型金属氧化物半导体110的主体也连接到电压VSRC。这是因为电压 VSRC可以上升到5V，而通常大部分P型金属氧化物半导体的主体通常连接到远低于电压VSRC的VDDA。因此，如果电压VSRC>VBulk，在P型金属氧化物半导体的源极上的P+接面与其N+主体区之间形成的寄生二极管将变为正向偏压。

在一些实施例中，为了擦除浮动节点FG，电压VSRC和电压VCG上的电压被设置为0V并且在电压VTUN上施加7V，电压VTUN是在第二井区123(第二N型井区)中的穿隧节点上的电压。同时，漏极节点116浮接。电子通过Fowler-Nordheim穿隧从浮动节点FG中拉出，在浮动节点FG电容器上留下净正电荷。通常，可以同时擦除多个单元。通常，首先擦除存储器以设置存储器单元的起始点。然后，只有需要写入相反状态的存储器单元才需要被编程。

在一些实施例中，为了写入浮动节点存储器单元，电压VSRC上的电压设置为5V，电压VCG上的电压设置为3.3V，电压VTUN上的电压设置为0V。同时，漏极节点116 浮接。在这些条件下，电压VSRC和P型金属氧化物半导体110的多晶硅栅极111之间的高电场会引起热电子注入，电子被拉到第一多晶硅栅极111上。这会在浮闸金属- 绝缘体-金属电容器上留下净负电荷，浮闸金属-绝缘体-金属电容器包含所有如上所述与浮动节点的元件相关联的电容值。写入存储器通常以位元组(8位元)或字元(16位元) 为基础。为了写入存储器单元，将要写入的数据载入数据缓冲区中，然后施加于正在寻址的存储器单元。假设已擦除存储器单元为逻辑“1”，则只有需要写入逻辑“0”的存储器单元被编程，因为其他存储器单元已处于正确状态。

在一些实施例中，为了读取浮动节点存储器单元，电压VSRC被设置为2V，并且电压VTUN和电压VCG被设置为0V。然后使用连接到P型金属氧化物半导体110的漏极的读出放大器(sense amplifier)将P型金属氧化物半导体110的电流与参考电流进行比较。P型金属氧化物半导体110的电流是存储在浮闸上的电荷的函数并且与 (VFG-VSRC)-Vtp成正比，其中电压VFG是浮闸上的电压并且Vtp是P型金属氧化物半导体110的阈值电压。当电流ICELL大于读出放大器的电流IREF，则Vout为逻辑“1”，当电流ICELL小于读出放大器的电流IREF，则Vout为逻辑“0”。

图3是说明本发明一些实施例的非易失性存储器阵列的一部分的简化示意图。为简单起见，图3仅显示了阵列中的一列以及16行中的两行，但可以对重复此模式n列x m行以定义记忆阵列的大小，其中n和m是整数。第1行中的浮闸单元标记为Fgcell<0>，具有相关的行偏压Col_bias<0>、行电压Vcol<0>、漏极电压Vrd<0>和读取信号 Fgm_rd<0>。类似地，第15行中的浮闸单元标记为Fgcell<15>，具有相关的行偏压 Col_bias<15>、漏极电压Vrd<15>、行电压Vcol<15>和读取信号Fgm_rd<15>。公共电压线是穿隧节点电压VTUN、控制节点电压VCG和源节点电压VSRC。图3还示出了Y 解码器信号Ysel<15:0>，其用于分别通过多工器301和302连接到电压VSRC线以选择 16行中的一行。类似地，对于列选择，将有一个X解码器(图中未显示)来选择n列中的一列。

根据一些实施例，一种用于操作非易失性存储器元件的方法包含提供浮动节点存储器单元，所述浮动节点存储器单元包含具有第一多晶硅栅极的P型金属氧化物半导体晶体管、具有第二多晶硅栅极的穿隧元件、以及金属-绝缘体-金属电容器，其中金属-绝缘体-金属电容器包含形成在金属互连层中的导电顶板和底板。第一多晶硅栅极、第二多晶硅栅极、以及金属-绝缘体-金属电容的导电顶板耦接在一起，以形成一个浮动节点。所述方法还包含将可编程高压源耦接到高压输入节点，所述高压输入节点耦接到用于提供高压信号的高压开关电路。所述方法还包含将高压开关电路的输出端耦接到擦除节点，在第一斜升时间内将可编程高压源斜坡上升到第一高压，以及将第一高压保持第一持续时间以执行擦除操作。所述方法还包含将高压开关电路的输出端耦接到写入节点，在第二斜升时间内将可编程高压源上升到第二高压，以及将第二高压维持第二持续时间以执行写入操作。下面参考图4-图9提供本发明更多细节。

图4和图5是说明本发明一些实施例的用于对存储器阵列进行写入的信号的模拟波形图。在图4和图5中，横轴是时间，纵轴是各种信号的电压波形。图4和图5中的(A) 显示了来自可调高压线路的电压信号VPP的波形。图4和图5中的(B)表示穿隧节点电压VTUN和源节点电压VSRC的波形。图4和图5中的(C)显示了擦除、写入和读取信号的波形。图4和图5中的(D)是行选择信号Vcol的波形。

在一些实施例中，编程顺序如下：

1.开始编程周期

2.启用编程模式(擦除或写入)

3.设置控制栅极电压VCG＝VSRC＝0V

4.启用擦除模式

5.在1ms内将VPP电压上升到7V

6.将VPP维持在7V达到1mS(用于擦除)

7.在时间T1，禁用擦除模式

8.设置写入数据

9.选择写入的行地址

10.设置控制栅极电压VCG＝3.3V

11.将VPP上升至5V(＝VTUN)

12.将VPP保持在5V，持续1mS(用于写入操作)

13.在1mS内将VPP上升至0V(＝VSRC)

14.结束编程周期

15.在时间T2，进入读取模式

在所述示例中，斜升时间被选择为1mS，但这可以根据需要而变化。Vcol上的电压由要写入的数据决定。如图4所示，如果数据为1，则Vcol电压<0.5V，不会发生热电子注入。另一方面，如图5所示，如果数据为0，则Vcol＝VSRC＝5V，热电子注入可以发生在连接在所述行上的存储器单元上。

上述过程顺序提供了一种用于操作根据本发明实施例的非易失性存储器元件的方法。如图所示，所述方法使用步骤的组合。在不脱离本文权利要求的范围的情况下，还可以提供其他替代方案，其可添加步骤、去除一个或多个步骤、或者以不同顺序执行一个或多个步骤。本方法的进一步细节可以在整个本说明书中找到。

图6是本发明一些实施例的高压(HV)转换开关电路的示意图。第一高压开关电路610用于将电压信号VPP高压传输到电压VTUN或电压VSRC，以在浮闸上诱导 Fowler-Nordheim穿隧效应或热电子注入。第一高压开关电路610包含高压输入节点 612，其用于耦接到来自可编程电压源的高压电压信号VPP。在一些实施例中，高压电压信号VPP由外部可编程电压源提供，例如测试器或是存储器测试器。

第一高压开关电路610包含晶体管M1、M2、M3、M4、M5、M6、M7、M8和M9、电压信号VPP、VCCH、erase、eraseb(擦除信号的补码)、以及高压输出电压信号Vhv。在第一高压开关电路610中，当电压信号erase为1、电压信号eraseb为0时，晶体管M7 为ON，晶体管M8为OFF。电压信号VPP被传送到高压输出电压信号Vhv，其可以连接到电压VTUN或电压VSRC。

第一高压开关电路610中的晶体管M5和M6会限制晶体管M7和M8的漏极上的电压，以避免过应力(overstressed)并将其漏极电压限制在VCCH-VTN，其中电压信号 VCCH是存储器芯片的电源电压，并且，在一个例子中，VCCH＝3.3V，VTN是晶体管的阈值。同样，晶体管M3和M4的栅极也连接到VCCH＝3.3V，用以当电压信号Vhv 跟随电压信号VPP并达到≥5V的高电压时，限制晶体管M1和M2的过应力。

第二高压开关电路620是y-解码器选择行开关，并且包含晶体管M1、M2和M3。在擦除模式下，当信号gdin为0时，所有的ycol-sel线都会得到电压信号VPP，这将阻止y选择传输闸(y-select pass gate)将电压VSRC传输到行。同时，行偏压电路将所述行拉至0V。信号gdin由控制逻辑电路630产生，所述控制逻辑电路630具有及闸以通过反相器接收输入数据信号和擦除信号。

在第二高压开关电路620中，y-解码器选择行开关，高电压电压信号VPP在写入模式下会根据数据而被传送到输出端。控制逻辑630设置输出电压信号gdin的状态。如果数据为0，则及闸输出gdin＝0并且ycol_sel＝VPP。如果数据为1，则电压信号gdin 为1(写入模式下电压信号erase为0)，ycol_sel被拉低。

图7是说明本发明一些实施例的y解码器行选择传输晶体管710和行偏压电路720的示意图。y-sel行选择晶体管710包含晶体管M0，其具有接收ysel信号的栅极节点、耦接到Vcol信号的漏极节点、耦接到电压VSRC的源极节点、以及耦接到源极节点的基极节点。Y-sel行选择晶体管710通过Vcol信号将电压VSRC传递到所述行，并且通过将所述存储器单元的电压VSRC强制为5V以通过热电子注入将电压VSRC传递到要写入的存储器单元。

行偏压电路720包含晶体管M1、M2、M3和M4，其分别接收信号readb、VCCH 和erase。行偏压电路720用于在擦除周期(readb＝1，erase＝1)期间强制行上电压为0V或在读取模式期间(readb＝0，erase＝0)强制行上电压为2V。

图8是说明本发明一些实施例的读出放大器读取电路(sense amplifier readcircuit) 的简化示意图。参照图8，读出放大器读取电路800包含电流比较器810，其由晶体管 M1和M2、两个传输闸MX1和MX2、和三个反相器I1、I2和I3所形成。传输闸MX1在读取模式下导通，并将电压V1传递到驱动反相器I3的反相器I1。传输闸MX2在读取模式下关闭。复位信号连接到晶体管M3，并在芯片上电时将节点V2上的电压下拉至0V。节点V2上的电压驱动反相器I1。反相器I1驱动反相器I3(输出缓冲器)和反相器I2(回馈反相器)。在读出放大器退出读取模式后，传输闸MX1关闭，传输闸MX2开启并锁存节点V2上的数据。以下参照图9中的波形进一步解释读出放大器读取电路800的操作。

图9是说明与图8中的读出放大器读取电路800中的电流比较器810相关联的信号的模拟波形图。在图9中，横轴是读取行电压(Vrd)，纵轴是各种信号的电压。在读取模式下，晶体管M1导通并将读取行电压(Vrd)连接到读出放大器。晶体管M2的栅极连接到电流镜的输出端，所述电流镜设置读出放大器的参考电流IREF。在一些实施例中，参考电流IREF可以从2uA调整到16uA。图9示出了V1的两个波形：Ibias为2.5uA 的波形901(信号ctrl＝0)和Ibias为16uA的波形902(信号ctrl＝7)。所述图显示了读出放大器跳变点(trip point)与浮闸电压VFG上的电压(从0V扫描到1.8V)的关系。

存储器单元电流ICELL是浮闸上的电荷的函数。所述电荷通过浮动栅极上的金属-绝缘体-金属电容器转换为电压。读出放大器从电流ICELL中减去电流IREF，读出放大器的输出如下所示：

如果ICELL>IREF，V1＝“1”，因此，Vout＝“1”

如果ICELL

读出放大器读取浮闸上的电荷状态。如果存储器单元被擦除，浮闸上会有净正电荷，电流ICELL会很低，因此读出放大器输出电压Vout＝0。如果存储器单元被写入，浮闸上会有净负电荷，电流ICELL会很高，因此读出放大器输出电压Vout为1。

如上面参考图1-图9所描述的，一种非易失性存储器元件包含一个或多个浮动节点存储器单元。存储器元件的示例是图3中的非易失性存储器元件300。浮动节点存储器单元的一个例子是图1中的浮动节点存储器元件100。如图1所示，浮动节点存储器元件100包含具有第一多晶硅栅极111的P型金属氧化物半导体晶体管110、具有第二多晶硅栅极121的穿隧元件120、以及金属-绝缘体-金属电容器130。金属-绝缘体-金属电容器130包含形成在金属互连层中的导电顶板131和底板132。第一多晶硅栅极111、第二多晶硅栅极121和金属-绝缘体-金属电容器的导电顶板131耦接在一起以形成浮动节点FG。非易失性存储器元件300还包含用于耦接到可编程高压源的高压输入节点。如图6所示，非易失性存储器元件300还包含高压开关电路610，其耦接到高压输入节点612用于提供电压信号Vhv。电压信号Vhv是高压信号，用于对P型金属氧化物半导体晶体管中的第一多晶硅栅极111进行热电子编程，或是在穿隧元件120中穿隧以擦除第二多晶硅栅极121。

在一些实施例中，存储器元件设置在集成电路中，并且可编程高压源设置在集成电路外部。例如，可编程高压源可以是外部测试器。

如前所述，使用内部电荷泵和斜升产生器(ramp generator)来控制电压信号VPP的上升/下降时间和脉冲宽度(PW)在芯片面积和功耗方面是不具经济优势的。因此，在一些实施例中，使用外部测试器来提供对电压信号VPP脉冲的完全控制。为了减少浮闸晶体管中P型金属氧化物半导体的漏栅界面上的电压过应力，需要缓慢驱动高压电压信号VPP(步进/斜升)并保持其施加一定时间(脉冲宽度)以允许发生电荷转移，但防止氧化物损坏。高压电压信号VPP既可以是(a)芯片上的测试引脚，也可以只是(b)一个没有为晶圆级访问而接合的金属焊盘。专用测试引脚为在封装级对浮闸存储器进行编程时提供了更大的灵活性。对于情况(b)，可以使用探针卡在晶圆级执行编程。

通过使用外部测试器来驱动电压信号VPP脉冲，用户可以调整上升/下降时间或脉冲宽度并找到最佳的程序来对具有良好可靠性的存储器单元进行编程。由于可以通过测试仪上的简单代码更改修改脉冲形状，因此用户可以更灵活地对电压信号VPP脉冲进行整形以获得最佳编程结果。电压信号VPP脉冲的斜升由外部测试仪控制，可以是粗略斜升步长(step)或是微细斜升步长。在一些实施例中，电压信号VPP脉冲可以由 Chroma 3380P ATE测试仪驱动rise/fall/PW＝2mS。可以理解的是，可以使用其他测试仪或外部可编程电压源。