半导体元件的制备方法

技术领域

本申请案主张美国第17/679,302及17/679,482号专利申请案的优先权(即优先权日为“2022年2月24日”)，其内容以全文引用的方式并入本文中。

本公开关于一种半导体元件。特别是有关于一种具有遮罩线以抑制信号串扰的半导体元件。

背景技术

典型的存储器元件(如动态随机存取存储器(DRAM)元件)包括信号线，如字元线及穿越字元线的位元线。

随着DRAM元件的缩小，信号线的尺寸及/或间距越来越小，电容耦合及/或电感磁耦合变得更为显著。信号线之间的电磁噪声或串扰可能也愈形严重，因此降低元件的性能。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一个方面提供一种半导体元件。该半导体元件包括：一基底，具有一表面；一第一信号线，设置于该基底的该表面上；以及一第二信号线，设置于该基底的该表面上并与该第一信号线间隔开。该半导体元件还包括该第一信号线与该第二信号线之间的一第一遮罩线。该第一信号线与该第二信号线之间的最小距离等于或小于约90纳米(nm)。

本公开的另一个方面提供一种半导体元件。该半导体元件包括：一基底，具有一表面；一第一信号线，设置于该基底的该表面上；以及一第二信号线，设置于该基底的该表面上并与该第一信号线间隔开。该半导体元件还包括该第一信号线与该第二信号线之间的一第一遮罩线。该第一信号线与该第一遮罩线之间的最小距离等于或小于约40纳米。

本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包括：将一心轴层设置于一介电层上，并对该心轴层进行图案化，以形成一第一心轴及与该第一心轴间隔开的一第二心轴。该第一心轴与该第二心轴之间的最小距离等于或小于约90纳米。该制备方法还包括：形成与该第一心轴的一第一侧相邻的一第一间隙子、与该第一心轴的一第二侧相邻的一第二间隙子、与该第二心轴的一第一侧相邻的一第三间隙子、及与该第二心轴的一第二侧相邻的一第四间隙子。该制备方法还包括：以该第一间隙子、该第二间隙子、该第三间隙子及该第四间隙子作为蚀刻遮罩对该介电层进行蚀刻，形成一第一介电元件、一第二介电元件、一第三介电元件及一第四介电元件。该制备方法还包括：在该第二介电元件与该第三介电元件之间形成一第一遮罩线。

借由在两个信号线(如动态(aggressor)线及静态(victim)线)之间形成一虚置线，并将该虚置线连接到电源或接地，可以减少或防止信号线之间的电磁噪声或串扰。

此外，虚置线及信号线的制作技术可以包含一间距倍增制程，如一自对准间距倍增技术或一自对准双重图案技术。与现有的微影技术相比，本公开的制程克服与缩放有关的微影问题，并创造更密集的存储器阵列。因此，元件的性能可以得到提高。

上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号系指相同的元件。

图1A是剖视示意图，例示本公开一些实施例的半导体元件。

图1B是俯视示意图，例示本公开一些实施例的半导体元件。

图2是剖视示意图，例示本公开一些实施例的半导体元件。

图3是剖视示意图，例示本公开一些实施例的半导体元件。

图4A是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4B是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4C是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4D是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4E是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4F是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4G是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4H是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4I是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4J是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图4K是例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。

图5是流程图，例示本公开一些实施例的半导体元件的制备方法。

其中，附图标记说明如下：

1：半导体元件

2：半导体元件

3：半导体元件

10：基底

11：导电元件

12：信号线

13：介电元件

13'：介电元件

14：遮罩结构

14a：遮罩线

14b：遮罩线

14c：遮罩线

15：信号线

16：介电元件

16'：介电元件

40：介电层

41：蚀刻停止层

42：心轴层

42a：心轴

42b：心轴

43：遮罩层

43p：遮罩图案

44：共形间隙子层

44a：间隙子

44a'：间隙子

44b：间隙子

44b'：间隙子

50：制备方法

101：表面

121：侧面

122：侧面

151：侧面

152：侧面

421：侧面

422：侧面

423：侧面

424：侧面

S51：步骤

S52：步骤

S53：步骤

S54：步骤

S55：步骤

w1：宽度

w2：宽度

w3：宽度

w4：宽度

w5：宽度

具体实施方式

现在用具体的语言来描述附图中说明的本公开的实施例，或实例。应理解的是，在此不打算限制本公开的范围。对所描述的实施例的任何改变或修改，以及对本文所描述的原理的任何更应用，都应被认为是与本公开内容有关的技术领域的普通技术人员通常会做的。参考数字可以在整个实施例中重复，但这并不一定表示一个实施例的特征适用于另一个实施例，即使它们共用相同的参考数字。

应理解的是，尽管用语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分，但这些元素、元件、区域、层或部分不受这些用语的限制。相反，这些用语只是用来区分一个元素、元件、区域、层或部分与另一个元素、元件、区域、层或部分。因此，下面讨论的第一个元素、元件、区域、层或部分可以称为第二个元素、元件、区域、层或部分而不偏离本发明概念的教导。

本文使用的用语仅用于描述特定的实施例，并不打算局限于本发明的概念。正如本文所使用的，单数形式的“一”、“一个”及“该”也包括复数形式，除非上下文明确指出。应更理解，用语“包括”及“包含”，当在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组。

图1是剖视示意图，例示本公开一些实施例的半导体元件1。在一些实施例中，半导体元件1可以包括一电路，例如一存储胞(memory cell)。在一些实施例中，该存储胞可包括一动态随机存取存储胞(dynamic random access memory cell，DRAM胞)。

此外，半导体元件1可以是或包括一集成电路(IC)芯片的一部分，该IC芯片包括各种被动(passive)及主动(active)微电子元件，如电阻器、电容器、电感器、二极管、p型场效应晶体管(pFETs)、n型场效应晶体管(nFETs)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双载子晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、鳍式场效应晶体管(FinFET)、其他适合的IC元件或其组合。

如图1所示，在一些实施例中，半导体元件1可以包括基底10、导电元件11、信号线12，15、介电元件13，13'，16，16'、以及遮罩线14a，14b，及14c。

在一些实施例中，基底10可以包括，例如，硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、镓(Ga)、砷化镓(GaAs)、铟(In)、砷化铟(InAs)、磷化铟(InP)或其他IV-IV族、III-V族或II-VI族半导体材料。在其他一些实施例中，基底10可以包括一绝缘体上的半导体基底，如一绝缘体上的硅(SOI)基底，一绝缘体上的硅锗(SGOI)基底，或一绝缘体上的锗(GOI)基底。

根据IC制备阶段，基底10可以包括各种材料层(例如，介电层、半导体层及/或导电层)，经配置以成一IC特征(例如，掺杂区域、隔离特征、栅极特征、源极或漏极特征、互连特征、其他特征，或其组合)。

例如，导电元件11可以设置于基底10中。导电元件11的制作技术可以来自一块状(bulk)半导体基底的掺杂区域，或外延(epitaxial)层。导电元件11可以与，例如，一MOSFET的终端(如栅极、源极或漏极)、一BJT的终端(如射极、集极或基极)或半导体元件1中的其他IC特征(如DRAM胞)电连接。

导电元件11可以至少部分地从基底10曝露。信号线12及信号线15可以与一个或多个导电元件11电连接，以控制半导体元件1(如DRAM胞)的操作。

在一些实施例中，半导体元件1的操作可包括从二进位一到二进位零的状态改变，或反之亦然。例如，状态改变可能涉及到一电荷的积累及/或储存，或一储存电荷的释放。

在一些实施例中，导电元件11可以包括，例如，多晶硅(poly-Si)、金属(如铝(Al)，镁(Mg)，钨(W)，镧(La)等)、或金属合金。在一些实施例中，导电元件11可以包括，例如，钛基底料(如氮化钛(TiN)或氮化钛铝(TiAlN))、钽基底料(如氮化钽(TaN)，氮化钽铝(TaAlN)，或碳化钽(Ta

虽然图中说明两个导电元件，但可以理解的是，半导体元件1可以包括任何适合数量的导电元件。

信号线12可以设置于基底10的表面101上。信号线12可以与导电元件11电连接。信号线12的宽度“w2”是在一实质上平行于基底10的表面101的方向上的测量。宽度w2可以等于或小于约20纳米(nm)。在一些实施例中，宽度w2可以大于导电元件11在一实质上平行于基底10的表面101的方向上测量的宽度“w1”。然而，在其他一些实施例中，宽度w2可以等于或小于宽度w1。

信号线15可以设置于基底10的表面101上，并与信号线12间隔开。信号线15可以与基底10中的导电元件电连接。信号线15可以有一宽度，该宽度实质上等于信号线12的宽度w2。

信号线12及信号线15可以各自成为半导体元件1的字元线及位元线的一部分。信号线12及信号线15可以各自包括，例如，多晶硅(poly-Si)、金属(如铝(Al)、镁(Mg)、钨(W)、镧(La)等)，或金属合金。

虽然图中说明两个信号线，但可以理解的是，半导体元件1可以包括任何适合数量的信号线。

信号线12可以有侧面121及与侧面121相对的侧面122。侧面121及侧面122可以各自实质上垂直于基底10的表面101。信号线15可以有侧面151及与侧面151相对的侧面152。侧面151及侧面152可以各自实质上垂直于基底10的表面101。

在一些实施例中，信号线12与信号线15之间的最小距离“w5”是在一实质上平行于基底10的表面101的方向上的测量。例如，最小距离w5可以在信号线12的侧面122与信号线15的侧面151之间测量。最小距离w5可以等于或小于约90纳米。

介电元件13可以接触、覆盖、密封或封装信号线12的侧面121。介电元件13'可以接触、覆盖、密封或封装信号线12的侧面122。介电元件16可以接触、覆盖、密封或封装信号线15的侧面151。介电元件16'可以接触、覆盖、密封或封装信号线15的侧面152。

在一些实施例中，介电元件13、介电元件13'、介电元件16及介电元件16'可以各自是一间隙子。在一些实施例中，介电元件13、介电元件13'、介电元件16及介电元件16'可以各自包括，例如，氮化物、氧化物、氮氧化物(oxynitride)非晶硅、多晶硅或适用于如图4H中所需图案化操作的另一种材料。例示性间隙材料可包括，但不限于，硅酸铪(HfSiOx)、氧化铪(HfO

在一些实施例中，介电元件13、介电元件13'、介电元件16及介电元件16'可以各自是一单层结构。

介电元件13、介电元件13'、介电元件16及介电元件16'中的每一个的宽度“w3”是在一实质上平行于基底10的表面101的方向上的测量。宽度w3可以等于或小于约40纳米。例如，宽度w3可以在约10纳米与约40纳米之间。在一些实施例中，介电元件13、介电元件13'、介电元件16及介电元件16'可以有相同的宽度。

遮罩线14a、遮罩线14b及遮罩线14c可以各自设置于基底10的表面101上。遮罩线14a、遮罩线14b及遮罩线14c可以是遮罩结构14的部分。遮罩线14a、遮罩线14b及遮罩线14c可以相互电连接。遮罩线14a、遮罩线14b及遮罩线14c可以与电源或接地电连接。

遮罩线14a及遮罩线14b可以设置于信号线12的相对两侧。信号线12可以在遮罩线14a与遮罩线14b之间。遮罩线14b可以在信号线12与信号线15之间。遮罩线14b及遮罩线14c可以设置于信号线15的相对两侧。信号线15可以在遮罩线14b与遮罩线14c之间。

遮罩线14a、遮罩线14b及遮罩线14c可以分别被称为虚置(dummy)线。

遮罩线14a、遮罩线14b及遮罩线14c可以不被用来形成与导电元件11的导电互连。相比之下，信号线12及信号线15可以设置于导电元件11上，并且可以用来形成与导电元件11的导电互连。

遮罩线14a、遮罩线14b及遮罩线14c可经配置以提供信号线12及信号线15一电磁干扰(EMI)遮罩保护。例如，遮罩线14a、遮罩线14b及遮罩线14c可经配置以提供一EMI遮罩，以防止信号线12被信号线15干扰，反之亦然。

遮罩线14a、遮罩线14b及遮罩线14c可以各自包括，例如，多晶硅(poly-Si)、金属(如铝(Al)、镁(Mg)、钨(W)、镧(La)等)，或金属合金。遮罩线14a、遮罩线14b及遮罩线14c可以有相同的材料。遮罩线14a、遮罩线14b及遮罩线14c可以具有与信号线12及信号线15相同的材料。在一些实施例中，遮罩线14a、遮罩线14b及遮罩线14c可以与信号线12及信号线15在同一操作中形成。

介电元件13的宽度w3可以是遮罩线14a与信号线12之间的最小距离。介电元件13'的宽度w3可以是遮罩线14b与信号线12之间的最小距离。介电元件16的宽度w3可以是遮罩线14b与信号线15之间的最小距离。介电元件16'的宽度w3可以是遮罩线14c与信号线15之间的最小距离。

遮罩线14a、遮罩线14b及遮罩线14c中的每一个的宽度“w4”是在一实质上平行于基底10的表面101的方向上的测量。宽度w4可以等于或小于约70纳米。例如，宽度w4可以在约10纳米与70纳米之间。在一些实施例中，宽度w4可以是遮罩线14a、遮罩线14b及遮罩线14c中的每一个的最小宽度。在一些实施例中，宽度w4可由一间距倍增(pitchmultiplication)制程定义，如一自对准间距倍增(self-aligned pitch doubling)技术或一自对准双重图案(self-aligned double patterning)技术。在一些实施例中，宽度w4可以大于宽度w3。

在一些实施例中，信号线12与信号线15之间的最小距离w5可以是遮罩线14b的宽度w4、介电元件13'的宽度w3及介电元件16的宽度w3之和。

如所述，宽度w3可以在约10纳米与约40纳米之间，宽度w4可以在约10纳米与约70纳米之间。然而，信号线12与信号线15之间的最小距离w5保持等于或小于约90纳米。

随着DRAM元件(如半导体元件1)的缩小，信号线的尺寸及/或间距越来越小，电容性耦合及/或电感性磁耦合变得显著。信号线之间的电磁噪声或串扰可能变得严重，因此降低元件的性能。

根据本公开的一些实施例，借由在两个信号线(如动态(aggressor)线及静态(victim)线)之间形成一虚置线，并将该虚置线连接到电源或接地，可以减少或防止信号线之间的电磁噪声或串扰。

此外，虚置线及信号线的制作技术包含一间距倍增制程，如一自对准间距倍增技术或一自对准双重图案技术。与现有的微影技术相比，本公开的制程克服与缩放有关的微影问题，并创造更密集的存储器阵列。因此，元件的性能可以得到提高。

图1B是俯视示意图，例示本公开一些实施例的半导体元件。在一些实施例中，如图1A所示的剖视图(或如图2所示的剖视图，或如图3所示的剖视图)可以是图1B所示的半导体元件的一部分的剖视图。

例如，图1A中所示的半导体元件1可以有用虚线框强调的一俯视图。例如，图1A中所示的半导体元件1可以形成在一存储器阵列的一周边。在一些实施例中，该周边的电路密度可以小于该存储器阵列的密度(例如，密集间距区域)。例如，信号线12与信号线15之间的最小距离可以大于该存储器阵列中两线的最小距离。

在一些实施例中，如图1A所示的剖视图(或如图2所示的剖视图，或如图3所示的剖视图)可以是在两个方向上，“X”方向(对应于字元线沿其伸长的方向)及“Y”方向(对应于位元线沿其伸长的方向)。在一些实施例中，字元线方向可以与位元线方向实质上正交。在其他一些实施例中，字元线方向可以不与位元线方向正交。

在一些实施例中，半导体元件1的信号线(如信号线12及信号线15)可以是平行的。在一些实施例中，半导体元件1的遮罩线(如遮罩线14a、遮罩线14b及遮罩线14c)可以是平行的。在一些实施例中，半导体元件1的信号线及遮罩线可以是平行的。

图2是剖视示意图，例示本公开一些实施例的半导体元件2。图2的半导体元件2与图1A的半导体元件1相似，除了以下描述的差异。

在图2中，介电元件13、介电元件13'、介电元件16及介电元件16'中的每一个的宽度w3可以大于遮罩线14a、遮罩线14b及遮罩线14c中的每一个的宽度w4。

图3是剖视示意图，例示本公开一些实施例的半导体元件3。图3的半导体元件3与图1A的半导体元件1相似，除了以下描述的差异。

在图3中，介电元件13、介电元件13'、介电元件16及介电元件16'中的每一个的宽度w3可以实质上等于遮罩线14a、遮罩线14b及遮罩线14c中的每一个的宽度w4。

图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J及图4K是例示本公开一些实施例的半导体元件的制备方法的阶段。为了更好地理解本公开内容的各个方面，这些图中至少有一些已经被简化。在一些实施例中，图1A中的半导体元件1、图2中的半导体元件2及图3中的半导体元件3可以借由以下关于图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J及图4K的操作来制备。

参照图4A，提供基底10，一个或多个导电元件11可以在基底10中形成。导电元件11的制作技术可以来自一块状半导体基底的掺杂区域，或外延层。导电元件11可以至少部分地从基底10中曝露。

在一些实施例中，浅沟隔离(STI)区域(图中未显示)的制作技术可以包含，例如，微影、蚀刻、沉积及化学机械研磨(CMP)制程，以在基底10内形成，以电隔离随后形成的信号线。

介电层40可以设置于基底10的表面101上。在一些实施例中，介电层40可以毯状地设置于基底10的表面101上。在一些实施例中，介电层40的制作技术可以包含一热氧化操作、一化学气相沉积(CVD)操作、一低压化学气相沉积(LPCVD)操作、一等离子体增强化学气相沉积(PECVD)操作、其他可行的操作或其组合。介电层40可包括如上文所列的用于图1A中的介电元件13、介电元件13'、介电元件16及介电元件16'的材料。

心轴层42可以设置于介电层40上。心轴层42可以毯状地设置于介电层40上。在一些实施例中，心轴层42的制作技术可以包含一热氧化操作、一CVD操作、一LPCVD操作、一PECVD操作、其他可行的操作或其组合。心轴层42可以包括，例如，氮化物、氧化物、氮氧化物非晶硅、多晶硅，或其他适合用于如图4C中所需图案化操作的材料。

在一些实施例中，在形成心轴层42之前，可在介电层40上形成蚀刻停止层41。在其他一些实施例中，可以省略蚀刻停止层41。为了简洁起见，在下面的操作中没有说明蚀刻停止层41的情况。

参照图4B，遮罩层43可以设置于心轴层42上。遮罩层43可以包括，例如，氮化物、氧化物、氮氧化物非晶硅、多晶硅或其他适合用于如图4C中所示图案化操作的材料。在一些实施例中，遮罩层43的制作技术可以包含，例如，一CVD操作、一LPCVD操作、一PECVD操作、其他可行的操作或其组合。

在一些实施例中，可以在遮罩层43上沉积一光阻(未显示)及另一种牺牲性遮罩材料，如一抗反射涂层(ARC)材料。

参照图4C，遮罩层43的图案化技术可以包含微影及蚀刻制程，以形成遮罩图案43p。心轴层42的图案化技术可以包含使用遮罩图案43p作为一蚀刻遮罩。因此，可以形成心轴42a及42b。

在一些实施例中，遮罩层43及心轴层42可以经非等向性蚀刻。在一些实施例中，遮罩层43及心轴层42可以在同一操作中进行蚀刻。在一些实施例中，遮罩层43及心轴层42可以在不同的操作中进行蚀刻。例如，遮罩层43及心轴层42的蚀刻技术可以包含，例如，使用以不同化学物质的反应性离子蚀刻(RIE)。

心轴42a及心轴42b可具有关于图1A描述的宽度w2。宽度w2可以等于或小于约20纳米。心轴42a及心轴42b可相互间隔最小距离w5，如图1A所述。最小距离w5可以等于或小于约90纳米。

心轴42a可以有侧面421及与侧面421相对的侧面422。心轴42b可以有侧面423及与侧面423相对的侧面424。

参照图4D，从心轴42a及心轴42b上去除遮罩图案43p的移除技术可以包含，例如，一蚀刻制程

参照图4E，共形间隙子层44可以设置于介电层40上以覆盖心轴42a及心轴42b。共形间隙子层44的制作技术可以包含氮化硅、氧化硅、氧氮化硅或相对于心轴42a及心轴42b具有蚀刻选择性的任何类型有机或无机材料。共形间隙子层44的制作技术可以包含，例如，一原子层沉积(ALD)操作、一CVD操作、一LPCVD操作、一PECVD操作、其他可行的操作或其组合。

参照图4F，共形间隙子层44可经部分移除，以形成与心轴42a的侧面421相邻的间隙子44a、与心轴42a的侧面422相邻的间隙子44a'、与心轴42b的侧面423相邻的间隙子44b、及与心轴42b的侧面424相邻的间隙子44b'。例如，对共形间隙子层44的蚀刻技术可以包含基于化学物质CHF3或CF4的RIE操作来蚀刻氧化硅或氮氧化硅，或基于CHF3/O2来蚀刻氮化硅。

间隙子44a、间隙子44a'、间隙子44b及间隙子44b'各自形成有关于图1A描述的宽度w3。宽度w3可以等于或小于约40纳米。例如，宽度w3可在约10纳米与约40纳米之间。

由于信号线12及信号线15之间的最小距离w5保持等于或小于约90纳米，宽度w4可以在约10纳米与约70纳米之间。

参照图4G，心轴42a及心轴42b可以从介电层40上去除，在介电层40上留下间隙子44a、间隙子44a'、间隙子44b及间隙子44b'。例如，对心轴42a及心轴42b的蚀刻技术可以包含一RIE操作。

移除心轴42a及心轴42b导致在间隙子44a及间隙子44a'之间形成一间隙，在间隙子44b及间隙子44b'之间形成一间隙。心轴42a及心轴42b的宽度w2可以经控制以确定该间隙的宽度w2。

参照图4H，介电层40的图案化技术可以包含使用间隙子44a、间隙子44a'、间隙子44b及间隙子44b'作为蚀刻遮罩的蚀刻。因此，可以形成介电元件13、介电元件13'、介电元件16及介电元件16'。

介电元件13、介电元件13'、介电元件16及介电元件16'各自形成有关于图1A描述的宽度w3。宽度w3可以等于或小于约40纳米。例如，宽度w3可以在约10纳米与40纳米之间。

参照图4I，间隙子44a、间隙子44a'、间隙子44b及间隙子44b'的移除技术可以包含，例如，一蚀刻制程。

参照图4J，导电层45可以设置于基底10上，以覆盖介电元件13、介电元件13'、介电元件16及介电元件16'。导电层45可以包括，例如，多晶硅(poly-Si)，金属(如铝(Al)，镁(Mg)，钨(W)，镧(La)等)，或金属合金。导电层45的制作技可以包含，例如，一ALD操作、一CVD操作、一LPCVD操作、一PECVD操作、其他可行的操作或其组合。

参照图4K，导电层45可经部分移除以形成遮罩线14a、遮罩线14b及遮罩线14c。此外，信号线12及信号线15的制作可以包含在同一操作中。

宽度w4可以由一间距倍增制程来定义，例如一自对准间距倍增技术或一自对准双重图案技术。由于信号线12与信号线15之间的最小距离w5保持等于或小于约90纳米，宽度w4可以在约10纳米与约70纳米之间。

图5是流程图，例示本公开一些实施例的半导体元件的制备方法50。

在一些实施例中，制备方法50可包括步骤S51，将一心轴层设置于一介电层上。例如，如图4A所示，心轴层42可以配置于介电层40上。

在一些实施例中，制备方法50可包括步骤S52，对该心轴层进行图案化，以形成一第一心轴及与该第一心轴间隔开的一第二心轴。例如，如图4C所示，心轴层42的图案化技术可以包含使用遮罩图案43p作为蚀刻来进行蚀刻。因此，可以形成心轴42a及42b。在一些实施例中，心轴42a及42b之间的最小距离w5等于或小于约90纳米。

在一些实施例中，制备方法50可包括步骤S53，形成与该第一心轴的一第一侧相邻的一第一间隙子、与该第一心轴的一第二侧相邻的一第二间隙子、与该第二心轴的一第一侧相邻的一第三间隙子、及与该第二心轴的一第二侧相邻的一第四间隙子。例如，如图4F所示，共形间隙子层44可经部分移除，以形成与心轴42a的侧面421相邻的间隙子44a、与心轴42a的侧面422相邻的间隙子44a'、与心轴42b的侧面423相邻的间隙子44b、及与心轴42b的侧面424相邻的间隙子44b。

在一些实施例中，制备方法50可以包括步骤S54，以该第一间隙子、该第二间隙子、该第三间隙子及该第四间隙子作为蚀刻遮罩蚀刻该介电层，以形成一第一介电元件、一第二介电元件、一第三介电元件及一第四介电元件。例如，如图4H所示，介电层40的图案化技术可以包含以间隙子44a、间隙子44a'、间隙子44b及间隙子44b'作为蚀刻遮罩来进行蚀刻。因此，可以形成介电元件13、介电元件13'、介电元件16及介电元件16'。

在一些实施例中，制备方法50可以包括步骤S55，在该第二介电元件与该第三介电元件之间形成一第一遮罩线。例如，如图4K所示，在介电元件13'与介电元件16之间形成遮罩线14b。

本公开的一个方面提供一种半导体元件。该半导体元件包括：一基底，具有一表面；一第一信号线，设置于该基底的该表面上；以及一第二信号线，设置于该基底的该表面上并与该第一信号线间隔开。该半导体元件还包括该第一信号线与该第二信号线之间的一第一遮罩线。该第一信号线与该第二信号线之间的最小距离等于或小于约90纳米(nm)。

本公开的另一个方面提供一种半导体元件。该半导体元件包括：一基底，具有一表面；一第一信号线，设置于该基底的该表面上；以及一第二信号线，设置于该基底的该表面上并与该第一信号线间隔开。该半导体元件还包括该第一信号线与该第二信号线之间的一第一遮罩线。该第一信号线与该第一遮罩线之间的最小距离等于或小于约40纳米。

本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包括：将一心轴层设置于一介电层上，并对该心轴层进行图案化，以形成一第一心轴及与该第一心轴间隔开的一第二心轴。该第一心轴与该第二心轴之间的最小距离等于或小于约90纳米。该制备方法还包括：形成与该第一心轴的一第一侧相邻的一第一间隙子、与该第一心轴的一第二侧相邻的一第二间隙子、与该第二心轴的一第一侧相邻的一第三间隙子、及与该第二心轴的一第二侧相邻的一第四间隙子。该制备方法还包括：以该第一间隙子、该第二间隙子、该第三间隙子及该第四间隙子作为蚀刻遮罩对该介电层进行蚀刻，形成一第一介电元件、一第二介电元件、一第三介电元件及一第四介电元件。该制备方法还包括：在该第二介电元件与该第三介电元件之间形成一第一遮罩线。

借由在两个信号线(如动态(aggressor)线及静态(victim)线))之间形成一虚置线，并将该虚置线连接到电源或接地，可以减少或防止信号线之间的电磁噪声或串扰。

此外，虚置线及信号线的制作技术可以包含一间距倍增制程，如一自对准间距倍增技术或一自对准双重图案技术。与现有的微影技术相比，本公开的制程克服与缩放有关的微影问题，并创造更密集的存储器阵列。因此，元件的性能可以得到提高。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。