超级结器件的制造方法、超级结器件、芯片和电路

技术领域

本发明涉及半导体技术领域，具体地，涉及一种超级结器件的制造方法、一种超级结器件、一种芯片和一种电路。

背景技术

功率半导体器件广泛应用于手机、电脑、照明及液晶电视机等消费电子产品的电源或适配器中。传统的功率半导体器件存在击穿电压与导通电阻的矛盾，即功率半导体器件的导通电阻由于受击穿电压的限制而存在一个极限，为了打破这种限制，超级结器件出现了。

超级结由交替排列的P型半导体薄层（简称P柱）和N型半导体薄层（简称N柱）组成。该结构能够在截止状态下在较低电压时通过将P柱和N柱耗尽实现电荷补偿，从而使P柱和N柱能够在较高掺杂浓度下实现高的击穿电压，同时又能获得低的导通电阻，突破了传统的功率器件的理论极限。

现有技术中，超级结器件的主流工艺是深沟槽单次外延填充技术，该技术采用在N型外延层上进行单次深沟槽刻蚀并单次填充P型外延层的工艺来获得交替排列的P柱和N柱。但是，高深宽比的沟槽刻蚀工艺难度较大，同一晶圆上不同位置的沟槽刻蚀深度的均一性不易控制，且外延填充时容易形成空洞，影响器件的击穿电压。

发明内容

针对现有技术中沟槽刻蚀深度的均一性不易控制，且外延填充时容易形成空洞的技术问题，本发明提供了一种超级结器件的制造方法、一种超级结器件、一种芯片和一种电路，采用该方法能够降低沟槽刻蚀难度，减小沟槽刻蚀深度，提高沟槽刻蚀深度的均一性，减小沟槽深宽比，改善外延填充空洞。

为实现上述目的，本发明第一方面提供的一种超级结器件的制造方法，该方法包括以下步骤：提供具有外延层的衬底，所述衬底和所述外延层具有第一导电类型，且所述衬底为重掺杂；在所述外延层的上表面定义刻蚀区域；根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成具有第一深度的刻蚀沟槽；对所述刻蚀沟槽的底部进行离子注入，在所述刻蚀沟槽的底部的至少部分外延层内形成掺杂区，所述掺杂区具有第二导电类型且所述掺杂区的第二深度与所述第一深度之和等于目标深度；在所述刻蚀沟槽进行外延填充以形成填充区，所述填充区具有第二导电类型，所述填充区与所述掺杂区形成的纵向掺杂区与相邻的外延层区域构成所述超级结；形成栅极和体区，所述体区位于所述纵向掺杂区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。

进一步地，所述第一深度与所述目标深度的比介于1/2~2/3。

进一步地，所述离子注入的角度与所述外延层的上表面垂直。

进一步地，所述掺杂区的宽度与所述填充区的宽度相同。

进一步地，所述掺杂区的杂质浓度与所述填充区的杂质浓度相同，并且该杂质浓度能够使得所述掺杂区和所述填充区均与相邻的外延层区域实现电荷平衡。

进一步地，所述在所述外延层的上表面定义刻蚀区域，包括：在所述外延层的上表面形成氧化硅层；在所述氧化硅层的表面形成光刻胶层并定义刻蚀窗口；通过所述刻蚀窗口对所述氧化硅层进行刻蚀，以定义所述刻蚀区域。

进一步地，所述根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成刻蚀沟槽，包括：根据所述刻蚀区域，通过干法刻蚀工艺在所述外延层内形成刻蚀沟槽。

本发明第二方面提供一种超级结器件，包括：衬底、外延层、栅极、体区以及所述外延层上的超级结，所述超级结通过上文所述的超级结的制造方法制作而成，所述体区位于所述纵向掺杂区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。

本发明第三方面提供一种芯片，该芯片包括上文所述的超级结器件。

本发明第四方面提供一种电路，该电路包括上文所述的超级结器件。

通过本发明提供的技术方案，本发明至少具有如下技术效果：

本发明的超级结器件的制造方法，先提供具有外延侧衬底，在外延层的上表面定义刻蚀区域，利用刻蚀工艺在所述外延层内形成具有第一深度的刻蚀沟槽，刻蚀沟槽的第一深度小于超级结的目标深度，然后通过对刻蚀沟槽的底部进行离子注入，在刻蚀沟槽的底部的至少部分外延层内形成掺杂区，掺杂区的第二深度与第一深度之和等于超级结的目标深度，再在刻蚀沟槽内进行外延填充形成填充区，填充区和掺杂区具有第二导电类型，填充区与掺杂区形成的纵向掺杂区与相邻的外延层区域构成超级结，最后形成栅极和体区得到最终的超级结器件。通过本发明提供的方法，能够降低沟槽刻蚀难度，减小沟槽刻蚀深度，提高沟槽刻蚀深度的均一性，减小沟槽深宽比，改善外延填充空洞。

本发明的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

图1为本发明实施例提供的超级结器件的制造方法的流程图；

图2为本发明实施例提供的超级结器件的制造方法中形成的光刻胶层的剖面图；

图3为本发明实施例提供的超级结器件的制造方法中形成的硬掩膜层的剖面图；

图4为本发明实施例提供的超级结器件的制造方法中形成的刻蚀沟槽的剖面图；

图5为本发明实施例提供的超级结器件的制造方法中形成的掺杂区的剖面图；

图6为本发明实施例提供的超级结器件的制造方法中形成的超级结的剖面图；

图7为本发明实施例提供的超级结器件的制造方法中形成的超级结器件的剖面图。

附图标记说明

1-衬底；2-外延层；3-氧化硅层；4-光刻胶层；5-刻蚀沟槽；6-掺杂区；7-纵向掺杂区；8-体区；9-栅极。

具体实施方式

以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

在本发明中，在未作相反说明的情况下，使用的方位词如“上、下、顶、底”通常是针对附图所示的方向而言的或者是针对竖直、垂直或重力方向上而言的各部件相互位置关系描述用词。

下面将参考附图并结合实施例来详细说明本发明。

请参考图1-图7，本发明实施例提供一种超级结器件的制造方法，该方法包括以下步骤：S101：提供具有外延层的衬底，所述衬底和所述外延层具有第一导电类型，且所述衬底为重掺杂；S102：在所述外延层的上表面定义刻蚀区域；S103：根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成具有第一深度的刻蚀沟槽；S104：对所述刻蚀沟槽的底部进行离子注入，在所述刻蚀沟槽的底部的至少部分外延层内形成掺杂区，所述掺杂区具有第二导电类型且所述掺杂区的第二深度与所述第一深度之和等于目标深度；S105：在所述刻蚀沟槽进行外延填充以形成填充区，所述填充区具有第二导电类型，所述填充区与所述掺杂区形成的纵向掺杂区与相邻的外延层区域构成所述超级结；S106：形成栅极和体区，所述体区位于所述纵向掺杂区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。

首先执行步骤S101：提供具有外延层的衬底，所述衬底和所述外延层具有第一导电类型，且所述衬底为重掺杂。

具体地，本发明实施方式中，先提供衬底1，衬底1为硅衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底其中的一种。在本实施例中，衬底1为N型重掺杂硅衬底。本领域的技术人员可以根据待形成的半导体器件性能选择衬底1的类型，因此衬底的类型不应过分限制本发明的保护范围。然后在衬底1的上表面生长N型外延层2。

接着执行步骤S102：在所述外延层的上表面定义刻蚀区域。

进一步地，所述在所述外延层的上表面定义刻蚀区域，包括：在所述外延层的上表面形成氧化硅层；在所述氧化硅层的表面形成光刻胶层并定义刻蚀窗口；通过所述刻蚀窗口对所述氧化硅层进行刻蚀，以定义所述刻蚀区域。

请参考图2、图3，具体地，本发明实施方式中，在外延层2的上表面形成一层氧化硅层3，再在氧化硅层3上表面形成光刻胶层4，通过刻蚀工艺在光刻胶层4上定义刻蚀窗口，以光刻胶层4为掩膜对氧化硅层3进行干法刻蚀，刻蚀至外延层2的表面暴露后去除光刻胶层4，将刻蚀后的氧化硅层3作为硬掩膜层。

接着执行步骤S103：根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成具有第一深度的刻蚀沟槽。

进一步地，所述根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成刻蚀沟槽，包括：根据所述刻蚀区域，通过干法刻蚀工艺在所述外延层内形成刻蚀沟槽。

进一步地，所述第一深度与所述目标深度的比介于1/2~2/3。

请参考图4，具体地，本发明实施方式中，以刻蚀后的氧化硅层3作为硬掩膜，对外延层2进行干法刻蚀形成刻蚀沟槽5，刻蚀沟槽5的第一深度为目标深度的1/2~2/3。

通过本发明提供的方法，能够减少沟槽的刻蚀深度，降低沟槽刻蚀难度，保证在同一晶圆上不同位置的刻蚀沟槽的深度的均衡性，降低了沟槽的深宽比，为后续外延填充降低难度。

接着执行步骤S104：对所述刻蚀沟槽的底部进行离子注入，在所述刻蚀沟槽的底部的至少部分外延层内形成掺杂区，所述掺杂区具有第二导电类型且所述掺杂区的第二深度与所述第一深度之和等于目标深度。

进一步地，所述离子注入的角度与所述外延层的上表面垂直。

请参考图5，具体地，本发明实施方式中，以氧化硅层3为硬掩膜对刻蚀沟槽5的底部进行P型离子注入，注入的P型离子为硼离子，离子注入剂量介于1E15cm

接着执行步骤S105：在所述刻蚀沟槽进行外延填充以形成填充区，所述填充区具有第二导电类型，所述填充区与所述掺杂区形成的纵向掺杂区与相邻的外延层区域构成所述超级结。

进一步地，所述掺杂区的宽度与所述填充区的宽度相同。

进一步地，所述掺杂区的杂质浓度与所述填充区的杂质浓度相同，并且该杂质浓度能够使得所述掺杂区和所述填充区均与相邻的外延层区域实现电荷平衡。

请参考图6，具体地，本发明实施方式中，通过外延对刻蚀沟槽5进行P型填充形成填充区，掺杂区6的宽度与填充区的宽度相同，且掺杂区6的杂质浓度与填充区的杂质浓度也相同，填充区与掺杂区6形成柱状的纵向掺杂区7（即P柱），与相邻的外延层区域（即N柱）构成超级结结构，且掺杂区6和填充区均与相邻的外延层区域实现电荷平衡。

通过本发明提供的方法，能够通过离子注入增加纵向掺杂区的整体深度，通过增加掺杂区减少刻蚀沟槽的深度，保证同一晶圆上不同位置的刻蚀沟槽深度有较好的均一性，降低沟槽的深宽比，减小深沟槽刻蚀难度，改善外延填充的孔洞。

最后执行步骤S106：形成栅极和体区，所述体区位于所述纵向掺杂区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。

请参考图7，具体地，本发明实施方式中，通过湿法刻蚀去除氧化硅层3，形成栅极9和体区8，体区8位于纵向掺杂区7的顶部，栅极9位于外延层2的上表面并覆盖部分体区8，包括栅氧和栅极结构。

本发明第二方面提供一种超级结器件，包括：衬底、外延层、栅极、体区以及所述外延层上的超级结，所述超级结通过上文所述的超级结的制造方法制作而成，所述体区位于所述纵向掺杂区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。

本发明第三方面提供一种芯片，该芯片包括上文所述的超级结器件。

本发明第四方面提供一种电路，该电路包括上文所述的超级结器件。

以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。

此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。