具有隔离结构的半导体器件

技术领域

本公开涉及具有隔离结构的半导体器件。

背景技术

随着半导体技术的进步，人们对更高的存储容量、更快的处理系统、更高的性能以及更低的成本的要求越来越高。为了满足这些需求，半导体工业继续缩小半导体器件的尺寸，例如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET、鳍式场效应晶体管(finFET)和半导体器件的互连结构。这种缩小增加了半导体制造工艺的复杂性。

发明内容

根据本公开的一个实施例，提供了一种半导体器件，包括：衬底，具有第一器件区域和第二器件区域；鳍部结构，具有设置在所述第一器件区域上的第一鳍部部分和设置在所述第二器件区域上的第二鳍部部分；第一对栅极结构，设置在所述第一器件区域中的所述第一鳍部部分上；第二对栅极结构，设置在所述第二器件区域中的所述第二鳍部部分上，其中，所述第二对栅极结构与所述第一对栅极结构电隔离；第一隔离结构，插入在所述第一对栅极结构之间，其中，所述第一隔离结构包括第一氮化物内衬和第一氧化物填充层；以及第二隔离结构，插入在所述第二对栅极结构之间，其中，所述第二隔离结构包括第二氮化物内衬和第二氧化物填充层，并且其中，所述第二氮化物内衬比所述第一氮化物内衬更厚。

根据本公开的另一实施例，提供了一种半导体结构，包括：衬底，具有存储器器件区域和逻辑器件区域；鳍部结构，具有设置在所述衬底的所述存储器器件区域上的第一鳍部部分和设置在所述衬底的所述逻辑器件区域上第二鳍部部分；第一对栅极结构，设置在所述存储器器件区域中的所述第一鳍部部分上；第二对栅极结构，设置在所述逻辑器件区域中的所述第二鳍部部分上，其中，所述第二对栅极结构与所述第一对栅极结构电隔离；第一隔离结构，插入在所述第一对栅极结构之间，其中，所述第一隔离结构包括第一对氮化物内衬、插入在所述第一对氮化物内衬之间的第一氧化物内衬、以及第一氧化物填充层；以及第二隔离结构，插入在所述第二对栅极结构之间，其中，所述第二隔离结构包括第二对氮化物内衬、插入在所述第二对氮化物内衬之间的第二氧化物内衬、以及第二氧化物填充层，并且其中，所述第二氧化物内衬比所述第一氧化物内衬更厚。

根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在设置在衬底上的第一鳍部结构和第二鳍部结构上形成第一栅极结构和第二栅极结构；分别跨所述第一栅极结构和所述第二栅极结构形成第一隔离沟槽和第二隔离沟槽，其中，所述第一隔离沟槽将所述第一栅极结构划分为彼此电隔离的第一对栅极结构，并且所述第二隔离结构将所述第二栅极结构划分为彼此电隔离的第二对栅极结构，并且其中，形成所述第一隔离沟槽和所述第二隔离沟槽包括：使所述第一隔离沟槽形成为延伸至所述衬底中第一距离，并且使所述第二隔离沟槽形成为延伸至所述衬底中第二距离，其中，所述第二距离等于所述第一距离；以及分别在所述第一隔离沟槽和所述第二隔离沟槽内形成第一隔离结构和第二隔离结构，其中，形成所述第一隔离结构和所述第二隔离结构包括：形成具有第一介电常数的所述第一隔离结构，以及形成具有高于所述第一介电常数的第二介电常数的所述第二隔离结构。

附图说明

在结合附图进行阅读时，可以通过下面的具体实施方式最佳地理解本公开的各个方面。

图1A示出了根据一些实施例的具有隔离结构的半导体器件的等距视图。

图1B-1E示出了根据一些实施例的具有隔离结构的半导体器件的顶视图和截面视图。

图1F示出了根据一些实施例的半导体器件的隔离结构的截面视图。

图2是根据一些实施例的用于制造具有隔离结构的半导体器件的方法的流程图。

图3A-8D示出了根据一些实施例的具有隔离结构的半导体器件在其制造过程的不同阶段的截面视图。

图9A-9D示出了根据一些实施例的具有隔离结构的半导体器件的顶视图和截面视图。

现在将参考附图来描述说明性实施例。在附图中，类似的附图标记通常表示相同、功能上相似和/或结构上相似的元素。

具体实施方式

以下公开内容提供了许多不同的实施例或示例，以用于实现所提供的主题的不同特征。下面描述了组件和布置的具体示例以简化本公开。当然，这些只是示例，并不旨在要进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。如本文所使用的，在第二特征上形成第一特征表示第一特征被形成为与第二特征直接接触。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复本身并不指示所讨论的各种实施例和/或配置之间的关系。

为了便于描述，可以在本文中使用空间相关术语，例如“下面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一个元素或特征与另一个(或多个)元素或特征的关系。除了图中所描绘的定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。

注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性实施例”等的引用表明，所描述的实施例可以包括特定特征、结构或特性，但每个实施例可能不一定包括特定特征、结构或特性。此外，这些短语不一定指同一实施例。此外，当结合实施例来描述特定特征、结构或特性时，本领域技术人员将在其知识范围内结合其他实施例来实现这些特征、结构或特性，无论是否明确描述。

要理解的是，本文中的措辞或术语是为了描述而不是限制的目的，使得本说明书中的措辞或术语将由相关技术领域的技术人员根据本文的教导来解释。

如本文所使用的，术语“蚀刻选择性”是指在相同蚀刻条件下两种不同材料的蚀刻速率之比。

如本文所使用的，术语“高k”是指高介电常数。在半导体器件结构和制造工艺的领域中，高k是指大于SiO

如本文所使用的，术语“低k”是指低介电常数。在半导体器件结构和制造工艺的领域中，低k是指小于SiO

如本文所使用的，术语“p型”将结构、层和/或区域定义为掺杂有p型掺杂剂，例如硼。

如本文所使用的，术语“n型”将结构、层和/或区域定义为掺杂有n型掺杂剂，例如磷。

如本文所使用的，术语“导电”是指导电结构、层和/或区域。

在一些实施例中，术语“大约”和“基本上”可以指示给定量的值，该值在其5％范围内变化(例如，该值的±1％、±2％、±3％、±4％、±5％)。这些值只是示例，并不是要进行限制。术语“大约”和“基本上”可以指由相关技术领域的技术人员根据本文的教导来解释的值的百分比。

本文公开的鳍部结构可以通过任何合适的方法进行图案化。例如，鳍部结构可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)进行图案化。双图案化或多图案化工艺可以结合光刻和自对准工艺，允许创建具有例如比在其他情况下使用单个直接光刻工艺可获得的更小间距的图案。例如，在一些实施例中，在衬底之上形成牺牲层，并使用光刻工艺进行图案化。间隔体是使用自对准工艺沿着经图案化的牺牲层形成的。然后去除牺牲层，并且然后使用剩余的间隔体来对鳍部结构进行图案化。

具有finFET的半导体器件中的栅极结构可以在两个或更多个finFET之上延伸。例如，所述栅极结构可以形成为长栅极结构，该长栅极结构跨finFET的有源区域(例如，鳍部区域)延伸。一旦形成栅极结构，图案化工艺可根据所需结构将一个或多个长栅极结构“切割”成较短的区段。换言之，图案化工艺可以去除一个或多个长栅极结构的冗余栅极部分，以在finFET之间形成一个或多个隔离沟槽(也称为“金属切口”)，并将长栅极结构分离成较短的区段。该工艺被称为切割金属栅极(CMG)工艺。随后，在长栅极结构的分离区段之间形成的隔离沟槽可以填充有诸如氮化硅(SiN)之类的电介质材料以形成隔离结构，隔离结构可以将分离的栅极结构区段电隔离。

具有栅极结构区段的隔离结构可以形成寄生电容，进而在半导体器件中产生不希望的寄生电容。CMG工艺形成的隔离结构的数量越多，半导体器件中寄生电容的积累就越高。由于绝缘结构中的SiN填充物的介电常数(例如，大约6.5到大约8)而产生的隔离结构的高介电常数进一步加剧了寄生电容。寄生电容会对器件性能产生不利影响，例如增加半导体器件的RC时延。

本公开提供了用于减少具有finFET的半导体器件中的寄生电容的示例隔离结构，以及用于制造该隔离结构的示例方法。在一些实施例中，隔离结构可以通过用较低介电常数材料(例如二氧化硅(SiO

在一些实施例中，具有不同介电常数的隔离结构可以在半导体器件的不同器件区域(例如，存储器器件区域和逻辑器件区域)中同时形成。通过改变双层电介质堆叠中SiN内衬的厚度，隔离结构的介电常数可以不同。同时形成具有不同介电常数的隔离结构的过程可以消除与跨半导体器件形成多个隔离结构相关联的CMG工艺相关可变性。降低跨半导体器件的工艺相关可变性可以降低跨finFET的性能可变性和器件制造成本。

参考图1A-1F，描述了根据一些实施例的具有存储器器件区域101和逻辑器件区域102的半导体器件100。图1A示出了根据一些实施例的半导体器件100的等距视图。半导体器件100可以形成在衬底106上。衬底106可以是半导体材料，例如硅、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构及其组合。此外，衬底106可以掺杂有p型掺杂剂(例如硼、铟、铝或镓)或n型掺杂剂(例如磷或砷)。在一些实施例中，衬底106可以包括n阱区域和p阱区域(图1A中未示出)。

参考图1A，半导体器件100可以包括隔离结构103-104、沿X轴延伸的鳍部结构107-108、沿Y轴延伸的栅极结构112A-112F、栅极间隔体114、蚀刻停止层(ESL)116、层间电介质层(ILD)118和浅沟槽隔离(STI)区域120。鳍部结构107-108可以彼此电隔离。ESL 116、ILD层118和STI区域120可以包括电介质材料，例如氧化硅、氮化硅、氧化硅锗及其组合。栅极结构112A-112F可以通过栅极间隔体114、ESL 116和ILD层118彼此电隔离。栅极间隔体114可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、低k材料及其组合。

鳍部结构107-108在存储器器件区域101中的部分与栅极结构112A-112C形成存储器器件区域101的finFET。存储器器件区域101中的finFET可以是存储器器件或存储器器件的一部分。鳍部结构107-108在逻辑器件区域102中的部分与栅极结构112D-112F形成逻辑器件区域102的finFET。逻辑器件区域102中的finFET可以是逻辑器件或逻辑器件的一部分。栅极结构112A-112C的栅极间距GP1和栅极长度GL1小于栅极结构112D-112F的相应栅极间距GP2和栅极长度GL2。栅极间距被定义为具有相等栅极长度的相邻栅极结构之间沿着X轴的距离与相邻栅极结构之一的栅极长度(例如图1A中所示的GL1-GL2)之和。尽管在器件区域101-102中的每个中示出了三个栅极结构，但是器件区域101-102中的每个可以有任何数量的栅极结构。由于栅极间距GP1小于栅极间距GP2，所以存储器器件区域101可以具有更多的栅极结构，并且因此与逻辑器件区域102相比，每单位器件区域具有更多的finFET。因此，存储器器件区域101是具有比逻辑器件区域102更密集的图案化结构的高密度器件区域，逻辑器件区域102是低密度器件区域。

在一些实施例中，除了栅极间隔体114、ESL 116和ILD层118之外，栅极结构112B-112C可以通过隔离结构103彼此电隔离，栅极结构112E-112F可以通过隔离结构104彼此电隔离，以提供独立控制的栅极结构。隔离结构103-104可以在CMG工艺中以彼此不同的介电常数同时形成(在下面进一步详细描述)，以将形成在鳍部结构107-108上的长栅极结构切割成(例如，沿着Y轴)较短栅极结构，例如栅极结构112B-112C和112E-112F。隔离结构103-104的不同介电常数被调整以减小半导体器件100的寄生电容。尽管在器件区域101-102中的每一个中示出了一个隔离结构，但是器件区域101-102中的每一个可以具有任何数量的隔离结构。在一些实施例中，半导体器件100还可以包括隔离结构105，隔离结构105沿Z轴延伸并延伸到衬底106中，以切割鳍部结构107-108并将鳍部结构107-108在存储器器件区域101中的部分与鳍部结构107-108在逻辑器件区域102中的部分电隔离。与隔离结构103或104类似，隔离结构105可以包括SiN和SiO

图1B示出了没有ESL 116和ILD层118从而使鳍部结构107-108可见的半导体器件100的顶视图。图1C-1E示出了沿图1B的线A-A、B-B和C-C的截面视图。

参考图1A-1E，鳍部结构107-108可以包括鳍部区域107A-108A和设置在相应的鳍部区域107A-108A上的外延区域107B-108B。与鳍部区域107A-108A在栅极结构112A-112F之下的部分相比，外延区域107B-108B之下的鳍部区域107A-108A的部分可以凹陷在STI区域120内。鳍部区域107A-108A可以包括类似于衬底106的材料，并且可以通过图案化和蚀刻衬底106来形成。在一些实施例中，鳍部区域107A-108A可以包括不同于衬底106的半导体材料，并且可以通过图案化和蚀刻衬底106上生长的外延层来形成。在一些实施例中，鳍部区域107A-108A可以具有带有晶体微结构(例如，非无定形(non-amorphous)或非多晶微结构)的半导体材料。

外延区域107B-108B形成在相应鳍部区域107A-108A的未被栅极结构112A-112F覆盖的部分上。外延区域107B-108B可以是半导体器件100的finFET的源极/漏极(S/D)区域，并且可以包括彼此相似或不同的外延生长的半导体材料。在一些实施例中，外延生长的半导体材料可以包括与衬底106的材料相同或不同的材料。根据finFET的导电类型，外延区域107B-108B可以包括：(i)硼(B)掺杂SiGe、B掺杂Ge或B掺杂锗锡(GeSn)(用于p型finFET)；和(ii)碳掺杂Si(Si:C)、磷掺杂Si(Si:P)或砷掺杂Si(Si:As)(用于n型finFET)。此外，外延区域107B-108B可以包括具有不同掺杂剂浓度和/或不同材料成分的多个层。

栅极结构112A-112F通过栅极间隔体114与外延区域107B-108B隔离。栅极结构112A-112F可以是多层结构。为了简单起见，未示出栅极结构112A-112F的不同层。栅极结构112A-112F中的每一个可以包括界面氧化物(IO)层、IO层上的高k栅极电介质层、高k电介质层上的功函数金属(WFM)层和WFM层上的栅极金属填充层。IO层可以包括氧化硅(SiO

参考图1B-1E，隔离结构103-104可以形成有类似高度H1，但沿X轴具有不同平均宽度。由于栅极长度GL1小于栅极长度GL2，因此隔离结构103的平均宽度小于隔离结构104的平均宽度。隔离结构103-104的平均宽度对应于相应栅极长度GL1-GL2，因为隔离结构103-104是通过去除栅极结构112B-112C之间和栅极结构112E-112F之间的冗余栅极部分而形成的。在一些实施例中，隔离结构103-104的平均宽度还取决于栅极间隔体114和ESL 116的厚度，因为栅极间隔体114和ESL 116与冗余栅极部分相邻的部分被去除以形成隔离结构103-104，如下文进一步详细描述的。在一些实施例中，隔离结构103的平均宽度可以从大约20nm到大约30nm，隔离结构104的平均宽度可以从大约30nm到大约40nm。因此，在高密度器件区域中形成的隔离结构(例如，存储器器件区域101中的隔离结构103)沿X轴比在低密度器件区域中形成的隔离结构(例如，逻辑器件区域102中的隔离结构104)更窄。

在一些实施例中，高度H1-H2可以从约150nm到约300nm，隔离结构103-104的部分将延伸到衬底106中距离D1-D2，如图1B-1E所示。当p阱和n阱区域在衬底106中形成时，隔离结构103-104在衬底106中的部分在p阱和n阱区域之间提供电隔离(如图1D-1E所示)。因此，如果高度H1-H2短于约150nm和/或距离D1-D2短于约5nm，则p阱和n阱区域之间可能存在泄漏，这可能会对器件性能产生负面影响。另一方面，如果高度H1-H2大于约300nm和/或距离D1-D2大于约150nm，则形成隔离结构103-104的工艺时间(例如，蚀刻和电介质填充时间)增加，从而增加器件制造成本。在一些实施例中，高度H1-H2可以彼此相等或不同。在一些实施例中，距离D1-D2可以彼此相等或不同。在一些实施例中，高度H2可以大于高度H1，距离D2可以大于距离D1。

在一些实施例中，隔离结构103可以包括氮化物内衬103A和氧化物填充层103B的双层电介质堆叠，隔离结构104可以包括氮化物内衬104A和氧化物填充层104B的双层电介质填充物。氮化物内衬103A-104A可以包括SiN材料，并且氧化物填充层103B-104B可以包括SiO

由于氧化物填充层103B-104B的介电常数(例如，大约3.9)低于氮化物内衬103A-104A(例如，大约6.5至大约8)，并且氧化物填充层103B-104B在隔离结构103-104中所占的体积大于氮化物内衬103A-104A所占的体积，因此所产生的每个隔离结构103-104的介电常数更接近于氧化物填充层103B-104B的介电常数(例如，大约4到大约6)。因此，与仅使用SiN填充物的隔离结构相比，隔离结构103-104对寄生电容的影响减小。在一些实施例中，由于氮化物内衬103A的厚度T1小于氮化物内衬104A的厚度T2，并且由氧化物填充层103B占据的体积小于由氧化物填充层104B占据的体积，因此隔离结构103的介电常数低于隔离结构104的介电常数。隔离结构103的较低介电常数是通过较薄的氮化物内衬103A实现的，因为存储器器件区域101中的器件的性能比逻辑器件区域102中的器件的性能对寄生电容更敏感。

在一些实施例中，氮化物内衬103A-104A越薄，所产生的隔离结构103-104的介电常数越低。换句话说，在隔离结构103-104中，氧化物填充层103B-104B以牺牲氮化物内衬103A-104A为代价所占的体积越大，隔离结构103-104的介电常数越低。在一些实施例中，氮化物内衬103A-104A具有最小厚度，以防止氧从氧化物填充层103B-104B扩散到栅极结构层112B-112C和112E-112F中。另外，在随后形成相邻结构(例如隔离结构105)期间，氮化物内衬103A-104A需要最小厚度来用作蚀刻停止层并保护氧化物填充层103B-104B。因此，厚度小于约4nm的氮化物内衬103A-104A可能无法充分阻止氧扩散和/或无法充分发挥蚀刻停止层的作用，这可能导致finFET中的不期望的阈值电压漂移。另一方面，厚度大于约6nm的氮化层内衬103A-104A充分阻止氧扩散和/或充分发挥蚀刻停止层的作用，但同时将隔离结构103-104的介电常数和半导体器件100的寄生电容增加到超过阈值，这会增加半导体器件100的RC时延。

在一些实施例中，除了氮化物内衬103A-104A需要最小厚度来有效地用作氧化物填充层103B-104B的蚀刻停止层之外，氮化物内衬103A-104A具有最小膜密度和最小湿法蚀刻速率来作为有效的蚀刻停止层。湿法蚀刻速率可以定义为材料在稀释的氢氟酸(例如，1:50稀释的氢氟酸)中的蚀刻速率。在一些实施例中，氮化物内衬103A-104A的膜密度范围可以在约2.9g/cm

参考图1F，在一些实施例中，隔离结构103的介电常数可以通过具有内衬103C-103E和填充层103F的电介质堆叠(而不是氮化物内衬103A和氧化物填充层103B的双层电介质堆叠)来更精确地调整到期望值。类似地，隔离结构104可以具有内衬104C-104E和填充层104F的电介质堆叠，而不是氮化物内衬104A和氧化物填充层104B的双层电介质堆叠。在一些实施例中，内衬103C-103D和104C-104D可以包括SiN，并且插入氮化物内衬103C-103D之间的内衬103E和插入氮化物内衬104C-104D之间的内衬104E可以包括SiO

除非另有说明，否则氮化物内衬103A-104A的讨论可适用于相应的内衬103C-104C。在一些实施例中，氮化物内衬103D-104D的厚度T5-T6、膜密度和/或湿法蚀刻速率可以等于或小于相应的氮化物内衬103C-104D的厚度、膜密度和/或湿法蚀刻速率。在一些实施例中，氧化物内衬103E-104E的厚度T3-T4可以等于或大于相应氮化物内衬103C-104D的厚度，这取决于隔离结构103-104的所需介电常数。为了在隔离结构103中获得比隔离结构104更低的介电常数，氮化物内衬103C-103D比氮化物内衬104C-104D更薄。

图2是根据一些实施例的用于制造半导体器件100的示例性方法200的流程图。为了说明性目的，将参考图3A-8D描述图2中所示的操作。图3A-8A是根据一些实施例的制造半导体器件100的各个阶段的顶视图。图3B-8B、3C-8C和3D-8D是根据一些实施例的在制造半导体器件100的各个阶段下沿着图3A-8A的相应线D-D、E-E和F-F的截面视图。操作可以按不同的顺序执行或者不执行，这取决于特定应用。应当注意，方法200可能不产生完整的半导体器件100。因此，可以理解，可以在方法200之前、期间和之后提供附加工艺，并且可以仅在本文中简要描述一些其他工艺。图3A-8D中的具有与图1A-1F中的元素相同的标注的元素如上所述。

在操作205中，形成半导体器件的第一器件区域和第二器件区域中的鳍部结构和栅极结构。例如，如图3A-3D所示，具有鳍部区域107A-108A和外延区域107B-108B的鳍部结构107-108可以在衬底106上形成，并且栅极结构112A、112BC、112D和112EF可以在鳍部区域107A-108A上形成。栅极结构112A-112BC在半导体器件100的存储器器件区域101中形成，栅极结构112D-112EF在半导体器件100的逻辑器件区域102中形成。栅极结构112BC和112EF将在后续工艺中被切割，以形成栅极结构112B-112C和112E-112F以及隔离结构103-104。鳍部结构107-108的形成可以包括以下顺序操作：(i)图案化衬底106以形成鳍部区域107A-108A，(ii)在鳍部区域107A-108B的将具有在后续工艺中形成的栅极结构112BD、112CE、112A和112F的部分上形成多晶硅栅极结构(未示出)，(iii)深蚀刻鳍部区域107A-108A的未被多晶硅栅极结构覆盖的部分，(iv)在经深蚀刻的鳍部区域107A-108A上形成外延区域107B-108B，和(v)用栅极结构112A、112BC、112D和112EF替换多晶硅栅极结构。

参考图2，在操作210中，分别跨第一器件区域和第二器件区域中的第一栅极结构和第二栅极结构形成第一隔离沟槽和第二隔离沟槽。例如，隔离沟槽103*和104*可以分别跨栅极结构112BC和112EF形成，如参考图4A-5D所述。隔离沟槽103*-104*的形成可以包括以下顺序操作：(i)在图3A-3D的结构上沉积并图案化硬掩模层423-424以形成开口424*，和(ii)通过开口424*蚀刻栅极结构112BC和112EF的冗余栅极部分112*、以及冗余电介质部分。冗余电介质部分包括栅极间隔体114、ESL116和ILD层118的位于冗余栅极部分112*的侧壁上的部分。

在一些实施例中，硬掩模层423可以包括金属氮化物层(例如氮化钛)或氧化物层(例如SiO

可以使用光刻工艺并随后进行干法蚀刻工艺来图案化硬掩模层423-424以形成开口424*。干法蚀刻工艺可以包括使用氟甲烷(CH

通过开口424*去除暴露结构的蚀刻工艺可以包括使用对栅极部分112*的金属材料具有比冗余电介质部分的材料更高的蚀刻选择性的蚀刻剂的干法蚀刻。第二蚀刻剂可以包括氯、甲烷(CH

隔离沟槽103*-104*可以形成有相似的高度H1，但沿X轴具有不同的平均宽度。由于栅极长度GL1小于栅极长度GL2，因此隔离沟槽103*的平均宽度小于隔离沟槽104*的平均宽度。由于隔离沟槽103*-104*是通过去除冗余栅极部分112*形成的，因此隔离沟槽103*-104*的平均宽度对应于相应的栅极长度GL1-GL2。在一些实施例中，隔离沟槽103*的平均宽度的范围可以从约20nm到约30nm，隔离沟槽104*的平均宽度的范围可以从约30nm到约40nm。因此，在高密度器件区域中形成的隔离沟槽(例如，存储器器件区域101中的隔离沟槽103*)沿X轴比在低密度器件区域中形成的隔离沟槽(例如，逻辑器件区域102中的隔离沟槽104*)更窄。

在一些实施例中，高度H1-H2的范围可以从约150nm到约300nm，沟槽103*-104*的部分延伸到衬底106中距离D1-D2，如图5B-5D所示。如果高度H1-H2短于约150nm和/或距离D1-D2短于约5nm，则随后在隔离沟槽103*-104*中形成的隔离结构103-104可能无法有效地防止衬底106中的p阱和n阱区域之间的泄漏，从而导致器件性能差。另一方面，如果高度H1-H2大于约300nm和/或距离D1-D2大于约150nm，则刻蚀时间增加，从而增加器件制造成本。在一些实施例中，高度H1-H2可以彼此相等或不同。在一些实施例中，距离D1-D2可以彼此相等或不同。在一些实施例中，高度H2可以大于高度H1，距离D2可以大于距离D1。

参考图2，在操作215中，氮化物内衬沉积在第一隔离沟槽和第二隔离沟槽中。例如，如图6A-6D所示，氮化物内衬626可以基本上共形地沉积在图5A-5D的结构上。在一些实施例中，氮化物内衬626可以沉积为：厚度范围从约4nm至约6nm，膜密度范围从约2.9g/cm

第一内衬部分的厚度T1小于第二内衬部分的厚度T2。厚度T1-T2的这种差异是由于第一内衬部分的沉积速率比第二内衬部分沉积在隔离沟槽104*内的沉积速率更慢而产生的。沉积速率的这种差异是由于沉积速率与低于50nm的沟槽宽度的线性关系所产生的。因此，由于隔离沟槽103*比隔离沟槽104*更窄，所以第一内衬部分以比第二内衬部分更慢的沉积速率沉积，这导致第一内衬部分比第二内衬部分更薄。

在一些实施例中，氮化物内衬626可以在约400℃至约450℃的温度下沉积，这低于沉积SiN层的其他方法。为了在如此低的温度下沉积，沉积工艺可以包括：(i)使用等离子体增强的ALD(PEALD)工艺，(ii)使用二碘硅烷气体(SiH

在一些实施例中，在大约400℃到大约450℃的温度下沉积氮化物内衬626的工艺可以包括：(i)使用PEALD工艺，(ii)使用二氯硅烷气体(SiH

参考图2，在操作220中，氧化物填充层沉积在氮化物内衬上。例如，如图7A-7D所示，氧化物填充层728可以沉积在图6A-6D的结构上，以用氧化物填充层728填充隔离沟槽103*-104*。氧化物填充层728可以包括SiO

参考图2，在操作225中，氮化物内衬和氧化物填充层的顶表面与栅极结构的顶表面共平面。例如，氮化物内衬626和氧化物填充层728的顶表面可以与栅极结构112A和112D的顶表面共平面，以形成氮化物内衬103A-104A和氧化物填充层103B-104B，如图8B-8D所示。在一些实施例中，可以对图7A-7D的结构执行化学机械抛光(CMP)工艺，以形成图8A-8D的结构。

在一些实施例中，并非在操作215之后进行操作220，可以在图6A-6D的结构上沉积氧化物内衬，之后在氧化物内衬上沉积第二氮化物内衬(类似于氮化物内衬626)，然后在第二氮化物内衬上沉积氧化物填充层728。在对堆叠执行操作225的CMP工艺之后，这种氮化物内衬626、氧化物内衬、第二氮化物内衬和氧化物填充层728的堆叠可以形成隔离结构103-104的电介质堆叠，如图1F所示。

在一些实施例中，并非在器件区域101-102中的公共鳍部结构107-108上形成半导体100的finFET，可以在不同器件区域中的不同鳍部结构上形成半导体100的finFET。例如，如图9A-9D所示，半导体100的finFET可以形成在器件区域101中的鳍部结构107*-108*上，半导体100的finFET可以形成在器件区域102中的鳍部结构107-108上。图9A示出了半导体器件100的顶视图，其中，在不同器件区域101-102中的不同鳍部结构107*-108*和107-108上形成finFET。图9B-9D示出了沿图9A的线A-A、B-B和C-C的截面视图。除非另有说明，否则对鳍部结构107-108的讨论适用于鳍部结构107*-108*。图9A-9D的具有与图1A-1F中的元素相同的标注的元素如上所述。图9A-9D的finFET可以使用上述方法200的操作形成在同一衬底106的不同区域上。

本公开提供了用于降低具有finFET的半导体器件(例如半导体器件100)中的寄生电容的示例隔离结构(例如，隔离结构103-104)，以及用于制造这些隔离结构的示例方法。在一些实施例中，隔离结构可以通过用较低介电常数材料(例如二氧化硅(SiO

在一些实施例中，具有不同介电常数的隔离结构(例如，隔离结构103-104)可以在半导体器件的不同器件区域(例如，存储器器件区域101和逻辑器件区域102)中同时形成。通过改变双层电介质填充层中SiN内衬的厚度，可以改变隔离结构的介电常数。同时形成具有不同介电常数的隔离结构的工艺可以消除与跨半导体器件形成多个隔离结构相关联的CMG工艺相关可变性。降低跨半导体器件的工艺相关可变性可以降低跨finFET的性能可变性和器件制造成本。

在一些实施例中，一种半导体器件包括：衬底，具有第一器件区域和第二器件区域；鳍部结构，具有设置在所述第一器件区域上的第一鳍部部分和设置在所述第二器件区域上的第二鳍部部分；第一对栅极结构，设置在所述第一器件区域中的所述第一鳍部部分上；以及第二对栅极结构，设置在所述第二器件区域中的所述第二鳍部部分上。所述第二对栅极结构与所述第一对栅极结构电隔离。所述半导体器件还包括：第一隔离结构，插入在所述第一对栅极结构之间；以及第二隔离结构，插入在所述第二对栅极结构之间。所述第一隔离结构包括第一氮化物内衬和第一氧化物填充层。所述第二隔离结构包括第二氮化物内衬和第二氧化物填充层。所述第二氮化物内衬比所述第一氮化物内衬更厚。

在一些实施例中，一种半导体器件包括：衬底，具有存储器器件区域和逻辑器件区域；鳍部结构，具有设置在所述衬底的所述存储器器件区域上的第一鳍部部分和设置在所述衬底的所述逻辑器件区域上第二鳍部部分；第一对栅极结构，设置在所述存储器器件区域中的所述第一鳍部部分上；第二对栅极结构，设置在所述逻辑器件区域中的所述第二鳍部部分上。所述第二对栅极结构与所述第一对栅极结构电隔离。所述半导体器件还包括：第一隔离结构，插入在所述第一对栅极结构之间；以及第二隔离结构，插入在所述第二对栅极结构之间。所述第一隔离结构包括第一对氮化物内衬、插入在所述第一对氮化物内衬之间的第一氧化物内衬、以及第一氧化物填充层。所述第二隔离结构包括第二对氮化物内衬、插入在所述第二对氮化物内衬之间的第二氧化物内衬、以及第二氧化物填充层。所述第二氧化物内衬比所述第一氧化物内衬更厚。

在一些实施例中，一种方法包括：在设置在衬底上的第一鳍部结构和第二鳍部结构上形成第一栅极结构和第二栅极结构；分别跨所述第一栅极结构和所述第二栅极结构形成第一隔离沟槽和第二隔离沟槽。所述第一隔离沟槽将所述第一栅极结构划分为彼此电隔离的第一对栅极结构，并且所述第二隔离结构将所述第二栅极结构划分为彼此电隔离的第二对栅极结构。形成所述第一隔离沟槽和所述第二隔离沟槽包括：使所述第一隔离沟槽形成为延伸至所述衬底中第一距离，并且使所述第二隔离沟槽形成为延伸至所述衬底中第二距离。所述第二距离基本上等于所述第一距离。所述方法还包括分别在所述第一隔离沟槽和所述第二隔离沟槽内形成第一隔离结构和第二隔离结构。形成所述第一隔离结构和所述第二隔离结构包括：形成具有第一介电常数的所述第一隔离结构，以及形成具有高于所述第一介电常数的第二介电常数的所述第二隔离结构。

以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。

示例1.一种半导体器件，包括：衬底，具有第一器件区域和第二器件区域；鳍部结构，具有设置在所述第一器件区域上的第一鳍部部分和设置在所述第二器件区域上的第二鳍部部分；第一对栅极结构，设置在所述第一器件区域中的所述第一鳍部部分上；第二对栅极结构，设置在所述第二器件区域中的所述第二鳍部部分上，其中，所述第二对栅极结构与所述第一对栅极结构电隔离；第一隔离结构，插入在所述第一对栅极结构之间，其中，所述第一隔离结构包括第一氮化物内衬和第一氧化物填充层；以及第二隔离结构，插入在所述第二对栅极结构之间，其中，所述第二隔离结构包括第二氮化物内衬和第二氧化物填充层，并且其中，所述第二氮化物内衬比所述第一氮化物内衬更厚。

示例2.根据示例1所述的半导体器件，其中，所述第一隔离结构和所述第二隔离结构的第一部分和第二部分分别嵌入所述衬底中。

示例3.根据示例1所述的半导体器件，其中，所述第一隔离结构和所述第二隔离结构的第一部分和第二部分分别嵌入设置在所述衬底上的浅沟槽隔离区域中。

示例4.根据示例1所述的半导体器件，其中，所述第一隔离结构延伸到所述衬底中达第一距离，并且所述第二隔离结构延伸到所述衬底中达第二距离，所述第二距离与所述第一距离不同。

示例5.根据示例1所述的半导体器件，其中，所述第一氮化物内衬和所述第二氮化物内衬包含氮化硅材料，并且所述第一氧化物填充层和所述第二氧化物填充层包含基于氧化硅的材料。

示例6.根据示例1所述的半导体器件，其中，所述第一隔离结构的介电常数低于所述第二隔离结构的介电常数。

示例7.根据示例1所述的半导体器件，其中，所述第一氧化物填充层的平均宽度小于所述第二氧化物填充层的平均宽度。

示例8.根据示例1所述的半导体器件，其中，所述第一隔离结构的平均宽度对应于所述第一对栅极结构的栅极长度，并且所述第二隔离结构的平均宽度对应于所述第二对栅极结构的栅极长度。

示例9.根据示例1所述的半导体器件，其中，所述第一对栅极结构的栅极间距小于所述第二对栅极结构的栅极间距。

示例10.根据示例1所述的半导体器件，其中，所述第一隔离结构的平均宽度小于所述第二隔离结构的平均宽度。

示例11.一种半导体结构，包括：衬底，具有存储器器件区域和逻辑器件区域；鳍部结构，具有设置在所述衬底的所述存储器器件区域上的第一鳍部部分和设置在所述衬底的所述逻辑器件区域上第二鳍部部分；第一对栅极结构，设置在所述存储器器件区域中的所述第一鳍部部分上；第二对栅极结构，设置在所述逻辑器件区域中的所述第二鳍部部分上，其中，所述第二对栅极结构与所述第一对栅极结构电隔离；第一隔离结构，插入在所述第一对栅极结构之间，其中，所述第一隔离结构包括第一对氮化物内衬、插入在所述第一对氮化物内衬之间的第一氧化物内衬、以及第一氧化物填充层；以及第二隔离结构，插入在所述第二对栅极结构之间，其中，所述第二隔离结构包括第二对氮化物内衬、插入在所述第二对氮化物内衬之间的第二氧化物内衬、以及第二氧化物填充层，并且其中，所述第二氧化物内衬比所述第一氧化物内衬更厚。

示例12.根据示例11所述的半导体器件，其中，所述第二对氮化物内衬比所述第一对氮化物内衬更厚。

示例13.根据示例11所述的半导体器件，其中，所述第一氧化层内衬比所述第一对氮化物内衬中的每个氮化物内衬更厚。

示例14.根据示例11所述的半导体器件，其中，所述第一隔离结构和所述第二隔离结构的第一部分和第二部分分别嵌入所述衬底中。

示例15.根据示例11所述的半导体器件，其中，所述第一隔离结构的介电常数低于所述第二隔离结构的介电常数。

示例16.一种制造半导体器件的方法，包括：在设置在衬底上的第一鳍部结构和第二鳍部结构上形成第一栅极结构和第二栅极结构；分别跨所述第一栅极结构和所述第二栅极结构形成第一隔离沟槽和第二隔离沟槽，其中，所述第一隔离沟槽将所述第一栅极结构划分为彼此电隔离的第一对栅极结构，并且所述第二隔离结构将所述第二栅极结构划分为彼此电隔离的第二对栅极结构，并且其中，形成所述第一隔离沟槽和所述第二隔离沟槽包括：使所述第一隔离沟槽形成为延伸至所述衬底中第一距离，并且使所述第二隔离沟槽形成为延伸至所述衬底中第二距离，其中，所述第二距离等于所述第一距离；以及分别在所述第一隔离沟槽和所述第二隔离沟槽内形成第一隔离结构和第二隔离结构，其中，形成所述第一隔离结构和所述第二隔离结构包括：形成具有第一介电常数的所述第一隔离结构，以及形成具有高于所述第一介电常数的第二介电常数的所述第二隔离结构。

示例17.根据示例16所述的方法，其中，形成所述第一隔离结构和所述第二隔离结构包括在所述第一隔离沟槽和所述第二隔离沟槽内沉积氮化物内衬，其中，所述氮化物内衬的第一部分以第一沉积速率沉积在所述第一隔离沟槽内，并且所述氮化物内衬的第二部分以第二沉积速率沉积在所述第二隔离沟槽内，并且其中，所述第二沉积速率比所述第一沉积速率更快。

示例18.根据示例16所述的方法，其中，形成所述第一隔离结构和所述第二隔离结构包括在所述第一隔离沟槽和所述第二隔离沟槽内沉积氮化物内衬，其中，所述氮化物内衬的第一部分以第一厚度沉积在所述第一隔离沟槽内，并且所述氮化物内衬的第二部分以第二厚度沉积在所述第二隔离沟槽内，并且其中，所述第二厚度大于所述第一厚度。

示例19.根据示例16所述的方法，其中，形成所述第一隔离结构和所述第二隔离结构包括：在所述第一隔离沟槽和所述第二隔离沟槽内沉积氮化物内衬；以及在所述氮化物内衬上沉积氧化物填充层。

示例20.根据示例16所述的方法，其中，形成所述第一隔离结构和所述第二隔离结构包括：在所述第一隔离沟槽和所述第二隔离沟槽中沉积第一氮化物内衬；在所述第一氮化物内衬上沉积氧化物内衬；在所述氧化物内衬上沉积第二氮化物内衬；以及在所述第二氮化物内衬上沉积氧化物填充层。