保护晶体管器件有源区中半导体材料的方法及晶体管器件

技术领域

本公开一般地涉及集成电路的制造，更具体地涉及保护晶体管器件的有源区中的半导体材料的各种新颖方法以及由此产生的晶体管器件的各种新颖实施例。

背景技术

在诸如微处理器、存储装置等的现代集成电路中，设置了非常多的电路元件，尤其是场效应晶体管(FET)，这些电路元件在有限的芯片区域上操作。FET具有多种不同的构造，例如平面器件、FinFET器件、纳米线器件等。这些FET器件通常以开关模式执行操作，也就是说，这些器件呈现高导电状态(接通状态)和高阻抗状态(关断状态)。场效应晶体管的状态由栅电极控制，在施加适当的控制电压时，栅电极控制在器件的漏极区和源极区之间形成的沟道区的电导率。

与平面FET(顾名思义，一般为平面结构)相比，所谓的FinFET器件具有三维(3D)结构，该结构包括在由隔离结构界定的半导体衬底的有源区中形成的一个或多个鳍(fin)。由栅极结构覆盖的鳍部分是FinFET器件的沟道区。

为了提高FinFET器件的操作速度并增加集成电路装置上FinFET器件的密度，多年来，器件设计者已经极大地减小了FinFET器件的物理尺寸，特别是晶体管器件的沟道长度。由于涉及FinFET器件，先进的技术节点要求以不断减小的鳍间距来形成鳍。

在制造过程中的某个时刻，在器件的源极/漏极区中的鳍的部分上生长外延生长的半导体材料。在一种现有技术中，在鳍中形成外延腔，然后在鳍中的外延腔中和外延腔上方生长外延半导体材料。通常，由于鳍的半导体材料的结晶取向，当在与器件的栅极宽度方向对应的方向上穿过外延材料截取的横截面中观看时，外延材料具有略微呈菱形或蘑菇形的构造。在后续制造操作期间保持形成在鳍上的外延材料的体积以及鳍和外延材料的物理完整性对于最终的晶体管器件的操作特性非常重要。

本公开涉及保护晶体管器件的有源区中的半导体材料的各种新颖方法以及由此产生的晶体管器件的各种新颖实施例。

发明内容

以下提供了本发明的简化的发明内容，以便提供对本发明某些方面的基本理解。该发明内容不是本发明的穷举性概述。并不旨在标识本发明的关键或重要元素或描绘本发明的范围。其唯一目的是以简化的形式提出一些概念，作为稍后讨论的更详细描述的序言。

本公开一般地涉及保护晶体管器件的有源区中的半导体材料的各种新颖方法以及由此产生的晶体管器件的各种新颖实施例。本文公开的一种示例性晶体管器件包括位于限定在半导体衬底中的鳍的一部分周围的栅极结构；以及位于所述晶体管器件的源极/漏极区中的所述鳍上的外延半导体材料，其中所述外延半导体材料具有多个倾斜下表面。在该示例中，所述器件进一步包括邻近所述栅极结构定位的第一侧壁间隔物(spacer)，其中所述第一侧壁间隔物的第一部分也位于所述外延半导体材料的所述倾斜下表面的至少一部分上并与其物理接触。

本文公开的另一种示例性晶体管器件包括：位于限定在半导体衬底中的鳍的一部分周围的栅极结构，其中，在所述栅极结构下方的位置处，所述鳍具有位于第一水平面(level)的鳍上表面；以及位于所述晶体管器件的源极/漏极区中的所述鳍上的外延半导体材料，其中所述外延半导体材料的第一部分位于与所述第一水平面相对应的水平面上方，并且其中所述外延半导体材料的所述第一部分包括多个下表面。在该示例中，所述器件进一步包括邻近所述栅极结构定位的第一侧壁间隔物，其中所述第一侧壁间隔物的第一部分也位于所述外延半导体材料的所述第一部分的所述多个下表面的至少一部分上并与其物理接触。

本文公开的一种示例性方法包括：在鳍的一部分周围形成栅极结构；以及执行第一外延生长工艺，以在所述晶体管的源极/漏极区中的所述鳍上形成外延半导体材料的第一部分，其中所述外延半导体材料的所述第一部分具有多个下表面。在该示例中，所述方法还包括形成邻近所述栅极结构的第一侧壁间隔物，其中所述第一侧壁间隔物的第一部分形成在所述外延半导体材料的所述第一部分的所述下表面的至少一部分上并与其物理接触；以及执行第二外延生长工艺，以在外延半导体材料的所述第一部分上形成外延半导体材料的第二部分。

附图说明

通过参考结合附图进行的以下描述，可以理解本公开，在所述附图中，相同的参考标号表示相同的元素，并且在附图中：

图1至图11示出了保护晶体管器件的有源区中的半导体材料的各种新颖方法以及由此产生的晶体管器件的各种新颖实施例。附图未按比例绘制。

虽然本文公开的主题易于具有各种修改和替代形式，但是其具体实施例已经通过示例在附图中示出并且在本文中进行了详细描述。然而，应理解，本文对具体实施例的描述并非旨在将本发明限制为所公开的特定形式，而是相反地，其意图是涵盖落在由所附权利要求书限定的本发明的精神和范围内的所有修改、等同物和替代物。

具体实施方式

下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中没有描述实际实施方式的所有特征。当然，应当理解，在任何这样的实际实施例的开发中，必须做出许多特定于实施方式的决定来实现开发者的特定目标，例如遵守与系统有关和与行业有关的约束，这些约束从一种实施方式到另一实施方式都会有所不同。此外，将意识到，这些开发工作可能复杂且耗时，但是对受益于本公开的本领域普通技术人员而言仍将是例行的工作。

现在将参考附图描述本主题。在附图中示意性地描绘的各种结构、系统和装置仅出于解释的目的，以使本公开的内容不会被本领域技术人员公知的细节模糊。然而，包括附图是为了描述和解释本公开的说明性示例。本领域技术人员在完全阅读本申请之后将理解，附图中未示出各种掺杂区域，例如源极/漏极区、晕圈注入区、阱区等。在此使用的单词和短语应该被理解和解释为具有与相关领域的技术人员对这些单词和短语的理解一致的含义。并不旨在通过此处对术语或短语的一致使用来暗示术语或短语的特殊定义，即与本领域技术人员所理解的普通和惯常含义不同的定义。在术语或短语旨在具有特殊含义，即不同于本领域技术人员所理解的含义的情况下，这样的特殊定义将在说明书中以直接、明确地提供术语或短语的特殊定义的明确方式明确地阐述。

在完全阅读本申请之后，对于本领域技术人员而言将显而易见的是，本文公开的FinFET器件的各种实施例可以并入到任何类型的集成电路产品中，并且可以是任何类型的电路(例如存储器电路、逻辑电路等)的一部分。可以使用多种不同的材料并通过执行多种已知的工艺操作(例如化学气相沉积(CVD)、原子层沉积(ALD)、热生长工艺、旋涂技术等)来形成本文所述的各种组件、结构和材料层。这些各种材料层的厚度也可以根据特定应用而变化。参考附图，现在将更详细地描述本文公开的方法和器件的各种示例性实施例。

图1至图11示出了保护FinFET晶体管器件的有源区中的半导体材料的各种新颖方法以及由此产生的晶体管器件的各种新颖实施例。图1是IC产品100的一个示例性实施例的简单化平面图，该IC产品100包括可以使用本文描述的方法形成的至少一个FinFET器件。本领域技术人员在完全阅读本申请之后将理解，FinFET器件可以是N型器件或P型器件。IC产品100包括多个鳍103A、103B(集合地使用标号103表示)和多个牺牲栅极结构108-1、108-2(集合地使用标号108表示)。出于参考目的，牺牲栅极结构108还被标记为栅极1和栅极2。在图1中所示的位置处截取了本文所描绘的产品100的各种截面图(视图“X-X”和“Y-Y”)。更具体地，视图X-X是在器件的栅极长度(GL)方向上通过鳍103A和栅极结构108截取的截面图，而视图Y-Y是在器件的栅极宽度(GW)方向上通过器件的源极/漏极区截取的截面图。

IC产品100将形成在半导体衬底102(见图2)之上和上方。半导体衬底102可以具有各种构造，例如体硅构造。衬底102还可以具有绝缘体上半导体(SOI)构造，其包括基底半导体层、掩埋绝缘层和位于掩埋绝缘层上方的有源半导体层，其中形成在衬底102上的晶体管器件(未示出)形成在有源半导体层中和上方。衬底102可以由硅制成，或者可以由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应被理解为涵盖所有半导体材料以及这些半导体材料的所有形式。

图2示出了执行若干工艺操作后的IC产品100。首先，通过以下方式形成鳍103：即，通过图案化的鳍形成蚀刻掩模(未示出)，执行一个或多个刻蚀工艺(例如各向异性刻蚀工艺)，以在衬底102中形成多个鳍形成沟槽105，从而形成多个鳍103。鳍103具有上表面103S。鳍103的宽度和高度可以根据特定应用而变化。另外，鳍形成沟槽105和鳍103的整体尺寸、形状和构造可以根据特定应用而变化。接下来，通过执行传统的制造技术，例如，通过沉积绝缘材料并随后执行凹陷蚀刻工艺，在鳍103之间形成具有凹陷的上表面107R的绝缘材料凹陷层107(例如，二氧化硅)。

将使用替代栅极(或“后栅极”)制造技术的一个示例性实施例来制造本文公开的晶体管器件的最终栅极结构130。因此，仍然参考图2，在使绝缘材料层107凹陷之后，通过执行传统的制造技术，跨衬底102形成多个牺牲(或“虚设”)栅极结构108，在牺牲栅极结构108上方设置有牺牲栅极帽盖111(例如，氮化硅)。每个牺牲结构108包括牺牲栅极绝缘层(未单独示出)(例如，二氧化硅)和牺牲栅电极材料(未单独示出)(例如，多晶硅或非晶硅)。如常规技术一样，牺牲栅极结构108位于鳍103的轴向长度的一部分周围。

图3示出了在执行若干工艺操作以形成第一侧壁间隔物(spacer)112和第二侧壁间隔物114之后的IC产品100，该第一侧壁间隔物112和第二侧壁间隔物114与牺牲栅极结构108的侧壁108X相邻并且与器件的源极/漏极区中的鳍103的暴露部分的相对的横向侧壁103X相邻。可以通过沉积间隔物材料的保形层并随后执行各向异性蚀刻工艺来形成每个侧壁间隔物112、114。侧壁间隔物112、114可以具有任何期望的厚度，并且可以由任何期望的材料制成。在一个示例性实施例中，第一侧壁间隔物112可以由二氧化硅构成，而第二侧壁间隔物114可以由氮化硅构成。在所示的示例中，第一侧壁间隔物112位于侧壁108X、103X上并与其物理接触，而第二侧壁间隔物114位于第一侧壁间隔物112上并与其物理接触。还应注意，在完成间隔物112、114的形成之后，暴露出鳍103的上表面103S。

图4示出了在执行蚀刻工艺以去除鳍103的位于器件的源极/漏极区中的部分的垂直部分之后的IC产品100。这导致在鳍103中形成多个外延腔116。在图4所示的示例中，外延腔116的形成仅涉及鳍103的垂直高度的一部分的去除，这是因为外延腔116的最下表面103R位于绝缘材料层107的凹陷的上表面107R上方。外延腔116的深度可以根据特定应用而变化。

图5示出了通过执行第一外延生长工艺在器件的源极/漏极区中的外延腔116中形成外延半导体材料118的第一区域之后的产品100。由于衬底102的材料的晶体取向，当在与器件的栅极宽度(GW)方向相对应的方向上通过外延半导体材料118的第一区域截取的横截面中观看时，外延半导体材料118的第一区域的一部分可以具有部分菱形构造(见视图Y-Y)。应注意，在所示的示例中，上表面118S被简化地描绘为基本平面的水平取向的表面。还应注意，如尺寸119所反映的，外延半导体材料118的第一区域的上表面118S所在的水平面位于鳍103的原始上表面103S的水平面上方。尺寸119的大小可以根据特定应用而变化，例如1-10nm。外延半导体材料118的第一区域具有在晶体管器件的栅极长度方向上延伸的轴向长度。外延半导体材料118可以在掺杂(原位掺杂)或未掺杂的条件下形成。根据所构造的器件的类型，外延半导体材料118的第一区域可以由多种不同的材料组成。例如，对于P型器件，外延半导体材料118可以是原位P掺杂的(例如，硼)硅锗材料。在器件是N型器件的情况下，外延半导体材料118可以是原位N掺杂的(例如，磷)硅材料。应注意，在本文描述的示例性示例中，外延半导体材料118的第一区域的端表面118Y位于第二侧壁间隔物114的外表面114X上并与其物理接触。还应注意，外延半导体材料118的第一区域的至少一部分位于与鳍103的原始上表面103S的水平面相对应的水平面上方(在栅极结构108下方的位置处测量)，并且外延半导体材料118的第一区域包括多个下表面118X。在本文描绘的示例性示例中，下表面118X被简化地描绘为倾斜下表面，但是实际上，当在类似于视图Y-Y所示的横截面中观看时，下表面118X可以具有任何期望的构造或形状。

图6示出了在进行保形沉积工艺(例如，保形ALD工艺)以跨IC产品100形成第三间隔物材料的保形层120之后的IC产品100。第三间隔物材料的保形层120可以形成为任何期望的厚度。第三间隔物材料的保形层120可以由多种不同的材料(例如，SiCN、SiOCN、SiBCN等)组成。应注意，在本文描绘的示例性示例中，第三间隔物材料层120形成在第二侧壁间隔物114上并与其物理接触，并且形成在外延半导体材料118的第一区域的多个下表面118X上并与其物理接触。

图7示出了在对第三间隔物材料的保形层120执行各向异性蚀刻工艺以限定第三侧壁间隔物120A之后的IC产品100。应注意，在该工艺完成时，暴露出外延半导体材料118的第一区域的上表面118S。在本文描绘的示例性示例中，第三侧壁间隔物120A的第一部分位于外延半导体材料118的第一区域的下表面118X上并与其物理接触。在一个特定的示例中，外延半导体材料118的第一区域的下表面118X限定一表面区域(surface area)，并且第三侧壁间隔物120A的第一部分可以在外延半导体材料118的第一区域的基本上整个轴向长度上位于由下表面118X限定的基本整个表面区域的大部分(substantial portion)上并与其物理接触。还应注意，第三侧壁间隔物120A的第二部分位于第二侧壁间隔物114上并与其物理接触。还应注意，在本文描绘的示例性示例中，第三侧壁间隔物120A的表面120X(见视图X-X)位于外延半导体材料118的第一区域的上表面118S的一部分上并与其物理接触，表面120Y(见视图Y-Y)位于绝缘材料层107的凹陷的上表面107R上并与其物理接触，并且表面120Z位于外延半导体材料118的第一区域的下表面118X上并与其物理接触。最后，第一侧壁间隔物112和第二侧壁间隔物114分别具有位于绝缘材料层107的凹陷的上表面107R上并与其物理接触的表面。

图8示出了在执行第二外延沉积工艺以在外延半导体材料118的第一区域上形成外延半导体118A的第二区域之后的IC产品100。外延半导体材料118A的第二区域可以由任何期望的半导体材料制成，它可以在掺杂(原位掺杂)或未掺杂的条件下形成。外延半导体材料118、118A的第一和第二区域可以由相同的外延半导体材料构成，但是并非在所有应用中都如此。由于衬底102的材料的晶体取向，当在与器件的栅极宽度(GW)方向相对应的方向上通过外延半导体材料118A的第二区域截取的横截面中观看时，外延半导体118A的第二区域也可以具有部分菱形构造(见视图Y-Y)。在本文描绘的示例性示例中，外延半导体118A的第二区域也具有多个下表面118Z。应注意，当外延半导体材料118、118A的第一和第二区域的下表面118X和118Z被共同考虑时，它们也限定了一表面区域，其中，第三侧壁间隔物120A的第一部分覆盖小于由下表面118X和118Z的组合限定的整个表面区域。外延半导体118A的第二区域的量或体积可以根据特定应用而变化。在所示的示例中，外延半导体材料118的第二区域形成为彼此融合或接合。在其他应用中，外延半导体材料118A的第二区域实际上可以不彼此接触，而是在它们之间可以具有极小的空间。

继续参考图8，本领域技术人员在完全阅读本申请之后将理解，在至少一些现有技术的工艺流程中，在器件的源极/漏极区中形成外延半导体材料(通常以单个连续外延工艺生长，与此处公开的两步外延生长工艺不同)之后的某个时刻，在去除牺牲栅极结构108(除了其他工艺之外，此操作还涉及执行一个或多个蚀刻工艺)之前，在产品100上形成一个或多个绝缘材料层(未示出)。然而，当形成位于相邻鳍上的这样的现有技术外延半导体材料区域，使得它们彼此融合或彼此非常紧密地间隔开时，鳍之间的融合或紧密间隔的现有技术外延半导体材料区域下方的全部或部分空间(通常由虚线区域121指示)实际上基本为空的空隙，没有任何绝缘材料。在现有技术器件上，空间121中存在的空隙为用于去除牺牲栅极结构的工艺的蚀刻剂提供了路径，从而能够侵蚀和去除形成在鳍上的外延半导体材料的至少一部分以及有源区中的鳍的至少一部分。这种现有技术器件上的此类外延半导体材料和/或鳍的损失或损坏导致器件性能降低。然而，本领域技术人员在完全阅读本发明之后将理解，通过在本文公开的新型FinFET器件上提供第三侧壁间隔物120A，可以在去除可能进入鳍103之间的空间121的牺牲栅极结构108期间更好地保护有源区中的鳍103和外延半导体材料118A、118免受蚀刻剂的侵蚀。

应注意，第三侧壁间隔物120A的表面120B(见视图X-X)与外延半导体材料118A的第二区域的侧表面118AX接合。还应注意，在鳍103的上表面103S上方的位置处，外延半导体材料118的第一区域在器件的栅极长度方向上的横向宽度大于外延半导体材料118A的第二区域的横向宽度。外延材料118A、118的这两个尺寸的差异大约对应于第三侧壁间隔物120A在晶体管器件的栅极长度方向上的厚度的两倍。

图9是IC产品100的简化平面图。在图9中未示出外延材料118、118A和牺牲栅极帽盖111。图9示出了图10所示的截面图Z-Z被截取的位置。更具体地，在与器件的栅极宽度方向相对应的方向上通过第三侧壁间隔物120A和外延半导体材料118的第一区域截取截面图Z-Z。外延半导体材料118A的第二区域未在图10中示出，因为它是在形成第三侧壁间隔物120A之后形成的。应注意，在第三侧壁间隔物120A位于外延半导体材料118的第一区域的垂直上方的位置处，即在外延半导体材料118的第一区域的两端上，第三侧壁间隔物120A位于外延半导体材料118的第一区域的在第一和第二侧壁间隔物112、114上方的部分周围。更具体地，在第三侧壁间隔物120A位于外延半导体材料118的第一区域的垂直上方的位置处，第三侧壁间隔物120A位于外延半导体材料118的第一区域的上表面118S和倾斜下表面118X上并与其物理接触。还应注意，第三侧壁间隔物120A在与FinFET器件的栅极长度方向相对应的方向上的外延半导体材料118的第一区域的基本上整个轴向长度上位于外延半导体材料118的第一区域的下表面118X上并与其物理接触。如上所述，在去除牺牲栅极结构108的工艺期间，第三侧壁间隔物120A为外延材料118、118A和鳍103的完整性提供额外的保护。侧壁间隔物120A还为最终的栅极结构130提供额外的保护，以使其在后续处理操作期间免受不希望的侵蚀。

在图10所示的处理点，可以执行传统的制造操作以完成晶体管器件的制造。因此，图11示出了在执行若干工艺操作之后的IC产品100。更具体地，在产品100上形成绝缘材料层134。接下来，通过执行化学机械抛光(CMP)工艺去除牺牲栅极帽盖111，以暴露牺牲栅极结构108的牺牲栅电极部分以便进一步处理。此后，执行一个或多个蚀刻工艺以去除牺牲栅极结构108，这导致形成由第一侧壁间隔物112横向限定的栅极腔，其中将形成器件的最终栅极结构130。本文描绘的最终栅极结构130旨在本质上代表可以在制造集成电路产品中采用的任何类型的替代栅极结构。例如，最终栅极结构130可以包括：高k栅极绝缘层(未单独示出)，例如氧化铪、介电常数大于10的材料等；以及一个或多个导电功函数调节金属层(未单独示出)，例如钛、钽、氮化钛、氮化钽、碳化钛等，以及一个或多个体导电材料层(例如钛、钨、铝等)。然后，执行CMP和/或回蚀工艺以去除位于替代栅极腔外部以及绝缘材料层134上方的过量的最终栅极结构130的材料。此时，执行一个或多个凹陷蚀刻工艺以使替代栅极腔内的材料(例如，高k栅极绝缘层和最终栅极结构130的导电材料)凹陷或减小高度。该工艺操作导致在每个凹陷的最终栅极结构130上方以及在间隔物112之间形成腔。最终栅极结构130的材料的凹陷量可以根据特定应用而变化。此后，在凹陷的最终栅极结构130上方的腔中形成最终栅极帽盖结构132。最终栅极帽盖结构132可以由诸如氮化硅的材料构成。可通过以下方式形成最终栅极帽盖结构132：在整个产品100上以及在凹陷的最终栅极结构130上方的腔中毯覆沉积用于最终栅极帽盖结构132的材料，然后执行CMP和/或回蚀工艺以使用绝缘材料134和间隔物112作为抛光停止层来去除位于腔外部的过量的栅极帽盖材料。

继续参考图11，在IC产品100上方形成另一绝缘材料层136，并且在绝缘材料层134、136中形成接触开口135，接触开口135暴露出外延半导体材料118A的第二区域的至少一部分。此时，在外延半导体材料118A的第二区域的暴露部分上形成金属硅化物层133。接下来，在接触开口135中形成代表性的示例导电结构138，例如沟槽硅化物结构，从而与晶体管器件的源极/漏极区中的外延材料118A、118进行导电接触。

应注意，在所附权利要求中，间隔物120A被称为“第一间隔物”，间隔物112被称为“第二间隔物”，间隔物114被称为“第三间隔物”。术语“另一侧壁间隔物”是指除“第一间隔物”(120A)以外的任何间隔物，并且不排除间隔物112、114。

上面公开的特定实施例仅是示例性的，因为可以以受益于本文的教导的本领域技术人员所显而易见的不同但等效的方式来修改和实践本发明。例如，可以以不同的顺序执行上述的方法步骤。此外，除了在下面的权利要求书中所述的以外，不旨在对本文所示的构造或设计的细节做出任何限制。因此，显然，可以改变或修改以上公开的特定实施例，并且所有这样的变化都被认为在本发明的范围和精神内。应注意，用于描述本说明书和所附权利要求书中的各种方法或结构的诸如“第一”、“第二”、“第三”或“第四”之类的术语的使用仅用作这样的步骤/结构的简写参考，并且不一定暗示按照这样的顺序执行/形成这样的步骤/结构。当然，根据确切的权利要求语言，可能需要或可能不需要这样的处理的有序序列。因此，本文所寻求的保护在以下权利要求书中阐述。